→ RebeccaHall:sum delay or carry delay? 01/08 20:59
→ chunhsiang:Propagation delay = 6 倍延遲 01/08 21:04
→ chunhsiang:然後投影片上只打一個WHY?反問我們讀者 01/08 21:04
→ chunhsiang:Propagation delay of a 4-bit ripple-carry adder = 8 01/08 21:05
→ chunhsiang:倍延遲 剩下來就是圖而已 01/08 21:06
→ chunhsiang:圖跟WIKI一樣 01/08 21:15
→ aiweisen:如同一樓說的 是sum delay or carry delay的問題 01/08 22:27
→ aiweisen:4-bit ripple-carry adder = 8倍延遲 是因為CarryOut是2 01/08 22:28
→ aiweisen:個 gate dely，又因為ripple-carry的特色是串連，所以必 01/08 22:30
→ aiweisen:須經過8個gate dely Cout才會對(因為是4個加法器) 01/08 22:32
→ aiweisen:而你提到CLA只花到6倍延遲，那個指的是sum dely。因為只 01/08 22:36
→ aiweisen:花一個dely產生了gi跟pi(這裡加法器的and/or gate是平行 01/08 22:38
→ aiweisen:處理;gi=ai‧bi,pi=ai+bi)而再花2個dely產生CarryOut。所 01/08 22:40
→ aiweisen:以要產生完整的Cout要花3個dely(例如 c1=g0+p0‧c0) 01/08 22:42
→ aiweisen:而sum dely要產生，除了要看原本自己的gate dely外，還要 01/08 22:44
→ aiweisen:考慮Cout的gate dely。sum 的gate dely是3，再加上Cout所 01/08 22:46
→ aiweisen:以是3+3=6個gate dely。另外前面的ripplecarry的sum dely 01/08 22:47
→ aiweisen:是9個gate dely(因為輸出s3，要先保證前面c1c2c3都正確， 01/08 22:49
→ aiweisen:s3才會正確，所以是2+2+2+3=9) 01/08 22:49
推 holder319:先問一個問題：你覺得 and/or 的gate delay會相同嗎？ 01/08 22:51
→ holder319:其實這東西，重點應該是在瞭解各種結構的critical path 01/08 22:52
→ holder319:會出現在什麼地方，誰快誰慢，以及快慢差異的原因 01/08 22:53
→ holder319:還有各結構的『面積』差異，當然，gate delay是一個簡易 01/08 22:54
→ holder319:的分析比較參考，不會是重點，因為在實做時，中間還會有 01/08 22:55
→ holder319:推力的問題，所以可能還會塞buffer來提高推力 01/08 22:55
推 aiweisen:當初我上張凡他是這麼說的 產生qi與pi只花一個dely完成。 01/08 22:59
→ aiweisen:那個Add 裡面只有and與or這兩個gate，而且是各做各的沒有 01/08 23:00
→ aiweisen:相互等待的問題。就像我上面提到gi=ai‧bi pi=ai+bi 01/08 23:01
→ chunhsiang:樓上是在說硬體電路的差別而已 我想我得先查名詞... 01/08 23:04
→ chunhsiang:這份講義沒有定義sum delay or carry delay 01/08 23:05
推 holder319:aiw你說的其實不算錯，但也不算對 01/08 23:08
→ holder319:是的，單從『gi=ai‧bi pi=ai+bi』來看，gi跟pi各別 01/08 23:09
→ holder319:只經過一個and gate與or gate，且平行處理，這都沒錯 01/08 23:09
→ holder319:但我前面說了，問題在: and跟or的gate delay是不一樣的 01/08 23:10
→ holder319:有興趣你可以去翻閱一下CMOS VLSI DESIGN的書，裡面會有 01/08 23:11
→ holder319:很詳細的分析與介紹各種結構的差異，ICS碩班用書 01/08 23:12
→ holder319:當然，若就大學部而言，其實是可以不需要考慮這些的 01/08 23:12
推 aiweisen:感謝holder指正，其實老師也沒說這麼詳細，我會去翻你說 01/08 23:15
→ aiweisen:的這兩個差異 感謝 01/08 23:15
推 aiweisen:阿...沒有定義sum delay or carry delay的話，可能要請 01/08 23:18
→ chunhsiang:好像有點講解太遠了....還是感謝你們... 01/08 23:18
→ aiweisen:holder319大幫忙補充了...冏" 01/08 23:18
→ chunhsiang:那個9我有點不太懂 在8的瞬間S3應該也出來了吧 01/08 23:22
推 holder319:我想你可以先把所有的gate的delay都當成相同，然後畫出 01/08 23:25
→ holder319:你要的結構的gate level設計圖，應該就很清楚了 01/08 23:26
→ chunhsiang:有哪邊可以找到那張圖? 我想看到那張我就全懂了 = = 01/08 23:30
推 holder319:上面不是說了：CMOS VLSI DESIGN 01/08 23:32
→ chunhsiang:那我改天在去圖書館翻一下這本書吧 01/08 23:39