→ P568912:91.(5)應該就是有一個題目所敘述的pipeline的架構 02/02 16:51
→ P568912:問什麼情況會造成data hazard吧? 02/02 16:51
→ P568912:應該是運算會用第四階段的指令後面接一個與他RAW的指令 02/02 16:52
→ P568912:就會造成data hazard 02/02 16:52
謝謝
→ P568912:90.(2)我猜題目的意思應該是指如果需要6個Stage的指令 02/02 16:53
→ P568912:它比需要4個Stage的指令晚寫入 但他的指令順序在4個Stage 02/02 16:55
→ P568912:的上面的話 就會造成WAW hazard 02/02 16:56
請問意思是 如果是IF ID EXE MEM WB的pipeline
只有RAW的dependence且距離2以內才會造成data hazard嗎?
然後如果stage條件變的不一樣 有data dependence的情況就有可能產生data hazard?
→ P568912:88 我猜指Cache的size與memory的大小比例必須介於那個範圍 02/02 16:59
這樣的話應該要怎麼解呢@@?
→ P568912:以上純屬個人想法XD 02/02 16:59
→ P568912:88 cache size=2^(index+offset) memory=2^(ind+off+tag) 02/02 17:50
→ P568912:兩者相除 02/02 17:50
謝謝
不過我想cache size應該是 block數*每block的size
(4 * 2^10) * (tag + valid + 8*2^4)bit //不過這題不知該不該 + valid bit
不知道有沒有錯 這樣miss rate應該是<70%吧
→ P568912:然後PIPELINE的部分應該就是你所說的 如果我沒誤會的話xd 02/02 17:51
謝謝!!
※ 編輯: mqazz1 來自: 140.118.110.186 (02/02 18:10)
→ P568912:恩 應該是說只算cache data size的部分 不用算TAG吧 02/02 19:41
→ P568912:TAG是用來確認資料是否你想要的 但跟資料本身並沒關係 02/02 19:41
→ P568912:要算的應該是cache所包含的資料 然後再除以整個memory 02/02 19:42
→ P568912:的大小 02/02 19:43