[理工] 計組 gate delay

[kiwidoit (伊佛利特)]

請問4 bit CLA 的 maximum delay 是

4(1+2+1) gates delay 還是 6(1+2+3) gates delay?

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◆ From: 140.123.237.64
※ 編輯: kiwidoit        來自: 140.123.237.64       (12/26 16:57)
推 jas1123kimo:給你參考，我是這樣背 Critical path是2n+1 delay是
→ jas1123kimo:4n+2  n為level  所以4bit是1 level是6，至於為什麼
→ jas1123kimo:我也不知道。..有錯請更正
→ cutemiller:sum delay 就是一般加法器之 delay.
→ cutemiller:不過要等carry算好才能開始算
→ kiwidoit:感謝各位的回答，我會這樣問主要是因為
→ kiwidoit:S4=A4 XOR B4 XOR C4(取C4與A4 XOR B4較長者)，再加上一
→ kiwidoit:個XOR delay就是S4的delay time，那XOR算一個gate delay
→ kiwidoit:的話應該是3(C4 delay time)+1(XOR gate delay)=4
→ kiwidoit:可是我不懂為啥白算盤會是3(C4)+3(?)