不知道如何修改的error

[eass (風信子 )]

跑mac7x7時出現的error

Error!    Module (test) has a `timescale directive but

          previous modules do not                           [Verilog-MODTDN]

          "testbench.v", 9: module test;
1 error


這是跑mac7x7_ppl時出現的error

Error!    Module or primitive (MAC7X7_PPL) not defined      [Verilog-MOPND]

          "testbench_ppl.v", 119: MAC7X7_PPL u_mac7x7_ppl(.

          clk(clk), .rst(rst), .A(A), .B(B), .C(C));
1 error


好像都要改testbench的樣子
請問助教要如何修改?

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感恩感恩

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※ 發信站: 批踢踢實業坊(ptt.cc) 
◆ From: 140.112.20.63
推 phylin:lib.v 第一行 // 去掉
推 eass:結果還一樣...
推 schlieffen:我也是同樣的問題
推 schlieffen:一樓的方法有效
推 eass:真的嗎？
推 shoau:第二個  把mac7x7_ppl.v第一行加個_PPL就可以了
推 GOGman:我也遇到這個問題,改了沒用怎麼辦