→ phylin:我沒遇過這情況@@ 12/31 07:42
※ 引述《eass (風信子 )》之銘言：
: 跑mac7x7時出現的error
: Error! Module (test) has a `timescale directive but
: previous modules do not [Verilog-MODTDN]
: "testbench.v", 9: module test;
: 1 error
: 好像都要改testbench的樣子
: 請問助教要如何修改?
: 推 phylin:lib.v 第一行 // 去掉
: 推 eass:結果還一樣...
: 推 schlieffen:我也是同樣的問題
: 推 schlieffen:一樓的方法有效
: 推 eass:真的嗎？
我改了之後出現以下的 error....
Error! Module (AN2) has a `timescale directive but
previous modules do not [Verilog-MODTDN]
"lib.v", 4: module AN2(Z, A, B);
請問要如何處理 >"<?
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