[問題] 有關verilog

[alan1003 (老曾)]

請問一下，

有關Lab作業的第三題，其輸出圖形和前兩題一樣嗎？

我確實有把Full Adder改成delay兩個單位時間(是#2吧?)

觀看FA的輸出圖形，也的確有delay

但我最後的data_o卻和前兩題的一模一樣，讓我不解。

請問是不是我什麼地方設錯了？

感謝指教！

--
※ 發信站: 批踢踢實業坊(ptt.cc) 
◆ From: 140.112.25.200