推 bypeng:建議把自己的 project 和 verilog 檔案放在 "我的文件" 裡 11/28 19:13
→ bypeng:目前我看到放 "我的文件" 的還沒看到問題 11/28 19:14
推 punk86862001:靠是JUDY耶!!!!!!!!!天呀~~~~太帥了吧!!!!!YAYA!~~!! 11/28 22:30
推 champavalon: 大神JUDY降臨 大推JUDY!! 11/28 22:45
近日來由於Verilog lab questions的assign
相信有不少人已至電二107做過作業
猜測也或許有人同我一般
在compile時會發生沒有語法錯誤卻無法通過的權限問題
此乃由於modelsim default的compiler, work資料夾之權限
會被第一名使用者擁有以至其他使用者無法更改的特性而致
大致上應至少有兩種解決方法
一是請第一名使用者更改work資料夾對其他user的使用權限
(查看work資料夾內容中的安全性中進階選項裡的現在權限擁有者應可知)
或以此帳密登入然後讓要使用的人使用
二則是使用者本身要新建資料夾(路徑中似乎不可有中文)
把自己的verilog檔和project都丟在裡面並compile
因為以自己帳號新建的資料夾內之權限皆會歸己所有
所以在這個情形下compile就不會有權限不足的情形了
雖然應該不是大家都碰上這個問題
還是po出來供大家參考參考
有錯請指正.謝謝
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