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ASIC設計技術變遷：從標準單元到標準金屬層
作者：Zvi Or-Bach 創始人兼執行長 eASIC公司
2005/08/18
全定製設計一直是首選的解決方案，直到它變得對大多數設計而言開發時間太長以及太昂
貴。於是人們選擇成本低、但性能有所犧牲的‘標準單元’解決方法。但現在，隨著金屬
互連在深次微米(DSM)設計中佔主導地位，標準單元的設計與製造成本已有很大成長。
標準單元佔統治地位的時代已經結束，它不再擁有製程尺寸縮小所帶來的成本與性能優勢
。DSM設計與製造問題促使人們採用新的設計技術來取代標準單元。
大約20年前，標準單元取代全定製設計成為首選邏輯設計方法。由於全定製設計成本超過
1,000萬美元，人們寧願選擇犧牲二分之一以上的性能和密度，以減少10倍設計成本。從
那以後，標準單元的設計成本逐漸增加，現已超過1,000萬美元。儘管需要犧牲一些元件
性能及密度，但現在已到了再一次採用可顯著減少設計成本的新方法的時候。競爭該角色
的這類新興解決方案稱為‘結構化ASIC’。在這類方法中，其中有一種方法是‘過孔可定
製陣列(Via Customizable Array)’，由於所有過孔都可定製，同時所有金屬層都是標準
的，所以該方法又稱為‘標準金屬層(Standard Meta)’。
互連延遲佔據主導
製程尺寸的持續縮小，除了能改善設計性能外，還可提供很高的經濟價值。不幸的是，縮
小電晶體尺寸儘管可減少轉換時間，但同時也會減少邏輯延遲。此外，縮小製程尺寸還會
增大走線的電阻和耦合電容，因而增加總的互連延遲。
電晶體延遲多年來一直在路徑延遲中佔主導地位，但製程尺寸的持續縮小已使互連延遲開
始成為主導。人們透過投入鉅額資金將鋁製程轉移到銅製程，並不斷努力向低介電絕緣層
(也稱為‘低K’製程)轉移，來阻止互連延遲邁向主導地位。
即使這樣，互連延遲目前仍支配著高級邏輯設計。事實上，喬治亞技術學院微電子研究中
心主任James Meindl在2004年實體設計國際研討會(ISPD)上的主題演講中指出，“互連問
題正威脅著下一代半導體晶片的時序、功率及成本。”Meindl說，以100nm製程為例，互
連開關功率為MOSFET開關功率的5倍，而在35nm製程上，互連開關功率則為MOSFET開關功
率的30倍甚至更高。當安捷倫科技公司ASIC產品部首次從130nm轉向90nm晶片設計時，他
們著實大吃了一驚。“訊號完整性差了整整一個數量級。”安捷倫科技微處理器設計方法
經理Jay McDougal表示。
這意味著透過將尺寸縮小到下一個製程尺寸不再使性能成倍成長。事實上，IBM微電子公
司技術長Bernard S. Meyerson在2004年半導體影響會議(Semico Impact Conference)上
表示，“這裡有一個觀念轉變，而且非常重要…縮小製程尺寸所能獲得的回報在減少，這
意味著創新實際上已經開始了。”
這個必需的創新正將基本邏輯建構塊從精細粒度變成粗粒度。曾促使粗粒查找表(LUT)在
FPGA設計中獲勝的驅動力，現在將推動粗粒度在ASIC設計中的廣泛應用。就像隨著標準單
元取代全定製，人們從減少電晶體尺寸轉到減少邏輯閘尺寸一樣，現在正是轉向更粗粒度
的建構塊以獲得最佳性價比解決方案的時候。正常的選擇應該是LUT，LUT已被證明是FPGA
設計中成功的邏輯單元。利用粗粒度單元建構邏輯功能比用由走線連接的多個精細粒度閘
來建構要有效得多，因為走線通常都與高延遲有關。因此，位元串流定義邏輯將成為首選
的邏輯架構，這是從標準單元轉向標準金屬層的第一步。
更粗粒度的LUT邏輯還允許對較低的金屬層進行標準化，這些金屬層用來構造底層邏輯架
構。例如，eASIC公司採用第1層標準金屬至第3層標準金屬作為其邏輯架構。然而，粗粒
度邏輯架構的真正優勢是在走線層。這些佈線層通常在邏輯架構的上面，用來連接各個邏
輯單元。根據重覆性的粗粒度邏輯單元建構的邏輯架構，可像FPGA那樣有效地利用分段的
走線。例如，eASIC公司就用手工設計了一個在邏輯架構中重覆使用的粗粒度邏輯單元，
它相當於12至30個邏輯閘，最小的NAND閘採用200μm2@0.13μm製程而不是5μm2@0.13μm
製程。
在邏輯單元陣列(如eASIC公司所設計)中，每個單元的邊長為14μm，這意味著兩個鄰近單
元之間的最小距離為14μm。因此，可用長14μm、具有跳線和過孔的固定線段來建構互連
架構。
eASIC公司的標準金屬層架構採用四個金屬層來走線：第7金屬層用來走短的水準線段，第
6金屬層用來走短的垂直線段，第5金屬層用來走長的垂直線段，第4金屬層則用來走長的
水準線段。所有層上的所有線段都透過第6金屬層與第7金屬層之間的過孔相連，較低層的
長線段透過連接到第6及第7金屬層上的跳線來實現這種連接。
這種可透過單個過孔層進行定製的連通性架構，可對LUT可程式邏輯架構進行補充，以共
同完成標準金屬層結構。
特徵尺寸決定良率
同時出現但不相關的一件事情使矽製造產生另一個變化。90年代中期之前，微影波長都小
於由其刻畫出的特徵尺寸，但從90年代中期起，特徵尺寸開始縮小到小於製造中所採用的
微影波長，這種情況在製程尺寸為0.35μm到0.18μm之間時產生，而且所有試圖找到一種
微影替代技術的努力都被證明是失敗的。於是，人們提出了一些愈加複雜及昂貴的技術來
補償光波特性。
這些技術包括所謂的解析度增強技術(RET)、光學鄰近效應校正(OPC)與相移光罩(PSM)技
術，它們與光阻材料的整合與閾值特性一起，用來使子波長刻出來的圖像更加清晰。但即
使採用這些改良技術，圖形缺陷仍是250nm以下製程的元件良率的主要原因，而且正如產
業專家所指出那樣，隨著製程尺寸進一步減少，良率只能變得更差。曾經由點缺陷及晶片
面積決定的良率，現在則由定位(alignment)及可印刷性控制。事實上，特徵尺寸對良率
的影響正迅速將主要EDA公司投入可製造性設計(DFM)或針對良率設計(DFY，
Design-for-Yield)解決方案。
用於彌補這種良率損失的自然解決方案是採用經過精細調整的重覆性的圖形(例如SRAM中
的圖形)。用SRAM位元單元建構大型的重覆性陣列這一事實，使得晶圓代工廠可以透過反
覆試驗來克服鄰近效應。他們在大型陣列中使用經過精細調整的位元單元，並利用陣列邊
界的空單元來保護位元單元不受非重覆性的周圍圖形的影響。
同樣的技術，即在關鍵的聚乙烯層及金屬層中使用重覆的圖形，是彌補微影良率損失的推
薦解決方案的基礎。這是標準金屬層方法的精髓所在。
昂貴的光罩與設計成本
在製程尺寸縮小到0.65μm之前，光罩組成本一直穩定在1.8萬美元左右，但當製程尺寸縮
小到0.65μm以下時，情況產生了變化。當採用0.65μm製程時，由於微影困難提高了單個
光罩的平均成本，所以平均光罩組成本開始增加。更為嚴重的是，互連延遲在路徑延遲中
佔主導地位導致需要更多的金屬層，進而增加了光罩組中的光罩數量。在採用0.65μm製
程之前，大多數設計採用2個金屬層。在0.35μm製程上則採用3個金屬層，在0.18μm製程
上通常採用6個金屬層，而在90nm製程上，大多數供應商都提供10個金屬層。預計90nm製
程的平均光罩組成本現已超過150萬美元，而且很多分析師都預計十年後的光罩組成本將
接近1,000萬美元。
同樣有分析師預測，隨著製程尺寸轉向90nm，設計成本將超過1,500萬美元，其中70%以上
的成本將用於驗證。其他分析師的預測結果甚至為這個數字的3倍。相反，FPGA設計成本
則控制得很好，這顯示逐漸上升的光罩成本以及日益嚴重的深次微米實體問題，正使ASIC
設計成本失去控制。這讓人們再一次看到用標準金屬層等創新技術取代現有的標準單元技
術的迫切需求。
國際企業策略公司(International Business Strategies, Inc.)斷定，逐漸上升的設計
成本要求90nm晶片的生命週期收入要比現有的180nm晶片高8倍。換句話說，對於1,000萬
美元的前期設計成本來說，人們需投入5,000萬美元作為將來的生產成本，這意味著需要
有超過5億美元的總收入才能達到盈虧平衡點。只有極少數ASIC設計能夠達到這樣的收入
！因為光罩成本及相關設計成本隨製程尺寸的減少而逐漸增加，所以經濟方面的考慮也促
使人們用標準金屬層取代標準單元。
新製程的採用情況
縮小製程尺寸能減少成本，這是一個眾所周知的事實。通常情況下，製程尺寸的縮小符合
摩爾定律，即每新一代晶片的密度將增加1倍，晶片成本減少大約50%。不幸的是，邏輯設
計在新製程採用方面要落後記憶體設計大約兩年的時間。分析師估計，到2006年大約有三
分之二的記憶體將採用90nm製程，而只有大約三分之一的邏輯元件採用相同製程。其原因
是，邏輯元件的設計需要一整套庫、設計工具以及眾多電路圖形來支援。事實上，只有大
量設計才傾向較早地轉向新製程，而典型的ASIC常常再等上兩年時間才開始採用新製程。
標準金屬層，特別是SRAM LUT，很像記憶體並將與記憶體一起轉向新製程，因而減少50%
的成本，這遠遠勝過犧牲30%邏輯密度的代價。因此，標準單元被標準金屬層取代的時候
到了。
本文小結
標準金屬層在各方面的優勢將在未來的使用過程中展現出來。從標準單元轉向標準金屬層
需要一個學習過程。早期過渡主要產生在低階設計中，它在接受稍高的元件成本同時，採
用標準金屬層減少NRE費用。但隨著更多的設計採用標準金屬層，本文所描述的其它因素
將開始發揮作用，天平將完全向標準金屬層設計方法傾斜。
http://www.eettaiwan.com/ART_8800374625_480102_44fc538c200508.HTM
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