台積電45奈米即將投產 持續推動每兩年一世代進展
2007年10月24日
台積電(TSMC)研發平台二處資深處長米玉傑博士日前表示，台積電預計今年底就將開始投
產45nm低功耗製程，而32nm的投產時程則訂在2009年底。他指出，“即使進入45nm世代，
我們還是會維持兩年一個世代的技術開發，希望能在2011年底投入22nm製程生產。”
針對台積電對45nm邏輯製程技術的藍圖規劃，米玉傑表示，除預計今年底投產45nm低功耗
製程外，接下來，預計明年第二季會推出半世代的40nm低功耗製程，以及45nm通用製程。
至於混合訊號/RF製程，以及eDRAM製程的研發時程，其45nm低功耗製程也都將於明年第二
季就緒。這與過去台積電在90nm世代時，混合訊號/RF以及eDRAM製程的研發都較邏輯製程
落後將近兩年，而在65nm世代落後將近一年的做法有很大差別。
米玉傑指出，“在SoC的發展趨勢下，越來越多的設計會將混合訊號/RF電路整合至單一晶
片中，為因應客戶對於先進製程的需求，跨入45nm世代，我們將會縮短其間隔至只差1~2
季，而到32nm世代，更將全力加速其研發速度，希望各種製程都能夠同時就緒。”
而32nm的投產時程則訂在2009年底，也是先推出低功耗製程。米玉傑解釋說，台積電的研
發平台共有兩個團隊，輪流進行製程研發的任務。“因為一個世代大概需要花四年的開發
時間。所以，等我們明年全部完成45nm的研發工作後，這個團隊就會開始進行22nm的研發
。而於此同時，另一個團隊則是在完成65nm的研發後，就已開始進行32nm的研發。這樣的
安排可以發揮最大的資源效益，以使台積電能夠持續每兩年完成一的世代的技術進展。”
針對45nm的技術細節，米玉傑表示，台積電45nm製程的主要技術重點為：10層金屬層、採
用應變矽晶(strained silison)、Cu/ELK(Extremely Low-k)超低介電常數2.5，以及金屬
閘設計。
他解釋說，“為了提升電子遷移率以及效能，我們從65nm世代已部分採用應變矽晶技術，
而從45nm開始，未來每一世代都將採用此一技術。”
從實際的效能提升效果來看，米玉傑表示，對高速製程來說，45nm可較前一世代提升40%
的效能，同時功耗可降低10~20%。而針對低功耗製程，45nm的靜態(static)功耗可降低高
達五成。
而對於是否採用絕緣層上覆矽(SOI)技術，米玉傑表示，“我們針對漏電流問題的研究結
果顯示，SOI的效益並不明顯。因此，未來並不會採用此一技術。”
此外，對台積電來說，45nm製程最重要的技術突破之一就是浸潤式微影技術(immersion
lithography)的開發成功。
米玉傑指出，台積電最早於2002年初就領先其他廠商，率先提出此一技術方案，透過將透
鏡浸潤在水中，可以改變光線的折射率，進而使193nm波長的微影設備能夠繼續用來產生
尺寸更小的電路蝕刻。
他說，“經過多年的研發，台積電已擁有超過25項的浸潤式微影專利。採用此技術在實際
生產階段的主要困難在於如何控制缺陷(defect)。我們於2006年初首次達到個位數缺陷的
進展。而經由持續的改善，在去年中65nm的試產中，已經可以得到令人滿意的良率。”
“台積電預計將從45nm開始全面採用浸潤式微影技術，更重要的是，此一技術將可延續到
32nm、22nm都可使用，這對於我們持續推進製程技術兩年一個世代的進展，是非常重要的
關鍵因素。”
雖然台積電對於22nm節點技術的研發似乎已經胸有成竹，但對於22nm世代以下的技術，米
玉傑表示，這將需要更多破壞式創新技術的研發與投入，包括，FinFET、III-V族材料、
GeFET，以及更先進的設備工具等。
也因此，他也再次重申合作關係對於推動技術進展的重要性。“過去代工業者與IC業者間
的關係是各自分離的。代工業者開發完製程技術後，將相關的設計規則交由IC業者進行設
計，之後IC業者再將其設計電路交給代工廠商進行製造。但進入深次微米世代後，由於設
計與製造息息相關，代工廠商必須在製程開發階段就展開與IC業者的合作，瞭解他們對電
路設計的需求，才能共同開發出更完備的製程技術。”他表示，透過這種‘新的整合合作
模式’，才能夠加速先進製程的部署與移植。
作者：勾淑婉 / 電子工程專輯
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