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好像除了當事人 知道的人不多 我就搶頭香賀一下 冠賢的 TRECO: Dynamic Technology Remapping for Timing Engineering Change Orders 信瑋、仲鈞、元凱的 Blockage-Avoiding Buffered Clock Tree Synthesis for Clock Latency-Range and Skew Minimization 兩篇都上囉 // (聽說我們lab接受率是100% 又是一項新紀錄了?! 科科) 恭喜他們啦^^ 總算沉冤得雪!!!! (這兩篇都是ICCAD早就該上的paper) -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 123.204.126.12
bluenvoy:恭喜!! 09/08 00:34
kraistlin:謝謝啦! 09/08 01:11
gwliao:恭喜!!恭喜!! 09/08 01:59
arious:恭喜!!! 09/08 02:02
reiyo:接受率100%... 你被老闆附身了啊.... 09/08 02:04
sheng0603:恭喜!恭喜!!! 09/08 02:37
sion0814:恭喜!!! 09/08 03:59
supermark:恭喜!!! 09/08 10:10
supermark:有被附身的感覺... XD 09/08 10:13
kaie819:恭喜~~ 09/08 12:09
afterforever:恭喜 09/08 21:22
raft:恭喜! 09/08 22:35
※ 編輯: webberlucky7 來自: 140.112.48.64 (09/09 02:24)
webberlucky7:趕快註解掉 不能有老闆的影子在XDD 09/09 02:25
m4a11205:Cool ! 09/09 20:37
Deatheye:恭喜!! 09/09 21:24
Iamia:恭喜!!! 09/12 12:53