最近組裡有幾個intern的缺給design verification team
表現好的話會有機會轉正
(開intern的原因是公司不願意一開始就開full-time給NCG)
另外公司應該不會願意讓人從海外來應徵 所以在台灣的版友就抱歉了
基本要求
BSEE或是相關學歷
需要的相關知識 Verilog, SystemVerilog, C, (UVM), perl/python
有興趣的版友請站內信
美國design house
謝謝
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※ 發信站: 批踢踢實業坊(ptt.cc)
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