[問題] verilog寫出自動販賣機程式

[lemon0970 (小京)]

我用verilog寫出自動販賣機的程式 可是程式在debug時

訊息欄出現了這個錯誤訊息

ERROR:HDLCompilers:27 - "sell.v" line 26 Illegal redeclaration of 'as'

實在是找不出 有什麼不對的 請各位板友幫忙依下 謝謝

這是我的程式碼

module sell(one, clk, five, subten, clrn, result);
    input one,clk,five,subten,clrn;
    output [7:0] result;
         reg [7:0] result;
         reg as;
wire en1,en2,en3,as;
reg en3compare;
reg [7:0] result;
reg [1:0] sel;
reg delayone,delayfive,delaysubten;
always@(posedge clk or negedge clrn)
begin
        if (!clrn)
        begin
                result=0;
        end
else if (en1|en2|en3compare)
        begin
                if (as)
                        begin
                         if ({one,five,subten}==3'b011)
                         result =result+1;
                         else if ({one,five,subten}==3'b1010)
                         result =result+5;
                        end
           else
                        begin
                         if ({one,five,subten}==3'b110)
                                result = result-10;
                        end
                end
        end
always@(posedge clk)
begin
delayone<=one;
delayfive<=five;
delaysubten<=subten;
end

assign en1=delayone & !one;
assign en2=delayfive & !five;
assign en3=delaysubten & !subten;
assign as=en1|en2;

always@(result & en3)
begin
        if (result>=10)
        en3compare=en3;
        else
        en3compare=0;
end
endmodule

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※ 發信站: 批踢踢實業坊(ptt.cc) 
◆ From: 140.130.14.53
推 menspower:你as宣告成reg又宣告成wire...
→ menspower:line 5跟6～
→ lemon0970:請問 要怎樣去改他呢 我真的想不到辦法了
→ menspower:請看書或查Google一下～基本語法問題～提示也夠清楚了～