[問題] 請問Verilog 的 Generate for 用法

[kkpopolo (無所謂)]

小弟最近在使用一套合成verilog的軟體，

能將Matlab設計的FIR濾波轉成Verilog 語法，

裡面使用了三個Generate for的語法，

網路上查到Generate的說明很簡單，

我想請問的是Generate for是根據什麼而執行for迴圈裡的動作?

(因為看不出是根據posedge 或 negedge 觸發)


--

--
※ 發信站: 批踢踢實業坊(ptt.cc) 
◆ From: 140.135.101.68