[問題] VERILOG/VHDL 現在用的除法

[thereocr (洋蔥)]

請問各位大大 在VHDL中現在用的除法要怎麼寫

聽說只需要3-5行就可以寫出來了~可是我怎麼找都找不到這總方法


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→ wildwolf:c=a/b <- 不是就是這樣嗎