[問題] 有關除法器的問題

[ytc01286 (心如飲水冷暖自知)]

小弟不才
我用的是QUARTUS II  這套軟體
想知道那邊出錯  因為跑波形的時候GCD的四個register都顯示不出來
希望能幫我修正
以下為程式碼:

module dividor(GCD, start, x1, x2);
        output[3:0] GCD;
        input start;
        input[3:0] x1, x2;
        reg[1:0] state;
        reg[3:0] u, v;
        reg[3:0] GCD;




always @(start)

case (state)

        2'b00:
                if(start) begin
                u <= x1;
                v <= x2;
                state <= 2'b01;
                end

        2'b01:
                if(u > v)
                u <= u - v;
                else
                state <= 2'b10;


        2'b10:
                if(u==v) begin
                GCD <= u;
                state <= 2'b11;
                end
                else begin
                v <= v - u;
                state <= 2'b01;
                end
        2'b11: begin end

endcase



endmodule

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◆ From: 61.224.150.4
推 world9918:always底下的case前後是不是要有
→ world9918:begin和end啊?
→ scaaa:Verilog不是湊出波形就可以的...
推 Leadgen:x1, x2也要加入list裡面。
→ Leadgen:u, v也要加入list