[請益] 想請教verilog，有關blocking的用法，求助！謝謝！

[LINAN322 (新熱血陽光男孩￾NN)]

想請教一下有關verilog的問題

有關於blocking的寫法。

小弟目前寫code都是用blocking的寫法，
但是看書，很少人用blocking的寫法，
都是用unblocking的。

很奇怪，因為我目前寫的code都是可以合成的，
但是不清楚這樣寫是不是很傷硬體的資源。


如四行數學式的運算：

1.  a = 2 * 3
2.  b = a * 2 + 3
3.  c = a + 2 * b
4.  d = a + b + c

因為我用blocking的寫法，且a,b,c,d均有相關，所以如下：

 a = 2 * 3;
 b = a * 2 + 3 ;
 c = a + 2 * b ;
 d = a + b + c ;

==>照著寫就好了，但我看書上，都沒有人這樣做...
   所以我這樣寫，不過我非常的沒有自信，因為沒有書給我任何的佐證
   所以我非常疑惑，雖然我可以合成。

但是我去燒入至fpga，正確的演算法結果可以跑出嗎？還是一定會有問題？


其實我懂得unblocking，但是用unblocking寫，我很不習慣。
只是不懂得unblocking的設計方式。

如果是這樣寫，
那我怎麼讓他delay呢，因為其中有相關性。

 a <= 2 * 3;
 b <= a * 2 + 3 ;
 c <= a + 2 * b ;
 d <= a + b + c ;


有神人可以幫我解答嗎？
這兩個差別到底再哪裡？
對硬體資源影響會很大嗎？？？
感謝～～～


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※ 發信站: 批踢踢實業坊(ptt.cc) 
◆ From: 140.138.178.157
→ iamivers0n:timing不一樣吧
→ LINAN322:那如果要改寫成unblocking呢，要怎麼改？
推 ksmrt0123:<= 正確的名詞叫 nonblocking...
推 SILee:兩種寫法synthesis出來的東西差很多
→ SILee:要看你是要作sequential circuit
→ SILee:還是combinational circuit
→ ksmrt0123:差別的話 google 'verilog nonblocking'
→ SILee:會有不習慣nonblocking的寫法這種問題的話
→ SILee:表示你是用寫software的觀念在寫HDL
→ SILee:HW是只要有通電就一直在動作的
→ SILee:不像SW是一個個instruction依序執行
→ SILee:所以HW和SW設計觀念上完全不同
→ SILee:請不要用一般寫software的觀念來看HDL
→ SILee:不然CAD tool幫你synthesis出啥恐怖的怪物
→ SILee:也不是什麼奇怪的事
→ LINAN322:我要作sequential circuit，與CLK有關
→ LINAN322:SILee大大，那我要怎麼去改進呢？
→ LINAN322:像上面的例子壓，我只想得到delay一個clk
→ LINAN322:然後做nonblocking...目前的想法...
→ LINAN322:謝謝各位大大喔，我有Google到...
→ LINAN322:只是還抓不到設計的概念...
→ LINAN322:其實我已經查蠻多書了...我會在多看點