[問題] verilog的問題(半作業文)

[soheadsome (師大狗鼻哥)]

不好意思

就是我有個verilog的作業(跟FSM有關)

我有寫好的另外一個版本

但我有想到一個較簡短的版本

(用一個counter變數取代多出來的state)

但我實現之後跑模擬

許多腳位會出現undefine的值

我有問教授

教授是說在寫一個always去實現counter計數

但我更改code後 還是出現相同的結果

code:

http://paste.ofcode.org/7EkfXEwHss5FH9qX9kwkJC

希望能有大大幫我找出錯的部分 謝謝

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※ 發信站: 批踢踢實業坊(ptt.cc) 
◆ From: 140.122.216.61
→ phantasma:你的reset訊號在哪裡？
推 Mije:加個reset進去 然後reset的時候給初始值
→ soheadsome:reset是reg還是input?
→ soheadsome:有點不懂verilog 為什麼要reset?
→ ludden:去拿麵包板把你的電路接出來，就知道了
推 Leadgen:reset，因為你不知道剛開電路時是什麼狀態
→ lovepy:當你暫存器剛通上電源 裡面的數值不一定
→ lovepy:可能會是0也可能會是1 所以必須要主動歸零
→ lovepy:那些初始可能為0或1的模擬時就用unknow表示