[問題] verilog語法問題

[KAINTS (大安Eason哥)]

wire    [  3: 0] read_mux_out;
reg     [ 31: 0] readdata;


readdata <= {{{32 - 4}{1'b0}},read_mux_out};
請問一下這是把read_mux_out的4 bits放在readdata 最後四位元
而readdata的前面28 bits都補0的意思嗎?

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※ 發信站: 批踢踢實業坊(ptt.cc) 
◆ From: 140.112.175.3
推 ptta:yes
→ KAINTS:3q~~~~