[請益] 問一下vhdl的問題

[kamia (卡米亞)]

看得懂我問什麼的看能不能解決我現在的問題
特別請羊博士以及紅蛋南部新貴看看or somebody寫過這些鬼的

我現在用Verilog + VHDL一起模擬(ModelSim)
在Verilog方面沒什麼問題 不過VHDL宣告 signal的
在debussy or verdi上看不到
讓我code trace不下去>_<~

這是要做什麼設定呢 還是這是vhdl先天的問題?
主體是verilog 掛了一個vhdl mpeg4 ip

by the way, 當VHDL宣告
Name: if (case) generate
 name1: modulename
   port map(@$^#%&%.....)
時 就是當宣告if case來generate這部分時 debussy也抓不到
要把ifcase拿掉就抓的道理面訊號


是怎樣 想把這些Tools毀了!!!


反正現在問題解決不了 打這邊問問看
我同事暫時沒時間幫我XD

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※ 發信站: 批踢踢實業坊(ptt.cc) 
◆ From: 210.243.221.29
推 yiang:報告! 沒有用過 VHDL 科科~~ 換個 simulator 看看杯
推 yiang:ncverilog或vcs之類的 and ModelSim不是有自己開波形的介面?
推 yiang:and verilog + VHDL 混用真的沒有問題嗎? @@
→ kamia:報告! ModelSim那個我會研究一下 因為我是新手 哭哭!!
→ redegg:我也沒用過VHDL...@@"