Re: [問題] 請問有關cadence layout出現的問題

[elf326 (小小)]

※ 引述《elf326 (小小)》之銘言：
: ※ 引述《elf326 (小小)》之銘言：
: :  在使用cadence layout的時候,做DRC通過,可是做LVC的時候卻出現錯誤....
: :  確認CDL是成功的,作LVS時該載入的檔案也沒有錯誤...
: :  可是LVS結速出現的訊息卻顯示 "source could be readed code4**" 還有NO Matching之
: :  類的訊息(元件),所使用的製程是TSMC RF 0.18um製程,是使用PDK1.2版來做layout的
: :  以前做過0.35um的製程,CDL出來的netlist檔要修改,那0.18um也要嗎?
: :  想請問大大有遇過類似的狀況嗎?.....謝謝^^"
:    抱歉錯誤訊息是" source could not be readed code 4** "

     已經解決了,原因是沒include一個資料庫進來...
     通常0.18um的X,Y snap spacing是設多少....抱歉 第一次畫T18
     謝謝^^"

--
※ 發信站: 批踢踢實業坊(ptt.cc) 
◆ From: 210.60.67.79
推 avexkeiko:通常是限制0.005um~~~但是我都用0.001~
噓 elf326:謝謝上面的大大
→ elf326:^^