※ 引述《baoerking (basketball)》之銘言：
: 小弟在此在各位大大請教一下，
: always@(posedge clk or negedge rst)
: begin
: a=clk;
: end
: 與
: always@(posedge clk)
: begin
: a=clk;
: end
: 為什跑出來的結果會不一樣呢？
: 上面的a會1跟0的變動，而下面的
: 只會抓到1而已。我是覺得上面的
: 也應該只會抓到1而已才會，但why???
: 各位大大幫個忙一下，小弟用的是quartus下去跑的。
: 也是跑functional(理想的)。
我很無聊的幫你試了一下
上面的我可以讓a 都是 1
我是用ncverilog跑的...
以下是我的testbench
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`timescale 1ns/100ps
module test;
reg clk,n_rst;
wire a;
initial begin
$fsdbDumpfile("abc.fsdb") ;
$fsdbDumpvars ;
end
abc ABC(
.clk(clk),
.n_rst(n_rst),
.a(a)
);
always #10 clk=~clk;
initial begin
clk=0;
n_rst=0;
#1 n_rst=1;
#9 n_rst=0;
#1000
$finish;
end
endmodule
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