看板 comm_and_RF 關於我們 聯絡資訊
※ 引述《finalhaven (爆炸神威)》之銘言: : 這是我的verilog程式碼 : ======================== : module clk_div(clkin,div_clkout,reset); : input clkin; : input reset; : output div_clkout; : reg [9:0]q; : reg div_clkout; : always@( posedge reset or negedge clkin) : begin : if(reset) : div_clkout = 0; : else if (q == 16) : div_clkout = ~div_clkout; : else : q=q+1; : end : endmodule : ========================= 你的q沒有initial值 所以會是unknow 既然是unknow 就不會有+1的問題 unknow+1還是unknow 所以也不會有q==16的功能 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 122.116.76.194
Jkson:在seq 電路 要使用non-blocking還有要給一個218.168.199.231 05/15 00:21
Jkson:初始值 或是在if reset下 加 q<= 10'b0;218.168.199.231 05/15 00:22
yyuto:真好 想當初我剛學的時候 也是想了很久= = 61.64.235.210 05/15 07:56