作者hmlin (hsiumin)
看板comm_and_RF
標題Re: [問題]Verilog寫的除頻器動作不能...
時間Wed May 14 23:29:39 2008
※ 引述《finalhaven (爆炸神威)》之銘言:
: 這是我的verilog程式碼
: ========================
: module clk_div(clkin,div_clkout,reset);
: input clkin;
: input reset;
: output div_clkout;
: reg [9:0]q;
: reg div_clkout;
: always@( posedge reset or negedge clkin)
: begin
: if(reset)
: div_clkout = 0;
: else if (q == 16)
: div_clkout = ~div_clkout;
: else
: q=q+1;
: end
: endmodule
: =========================
你的q沒有initial值 所以會是unknow
既然是unknow 就不會有+1的問題 unknow+1還是unknow
所以也不會有q==16的功能
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◆ From: 122.116.76.194
推 Jkson:在seq 電路 要使用non-blocking還有要給一個218.168.199.231 05/15 00:21
→ Jkson:初始值 或是在if reset下 加 q<= 10'b0;218.168.199.231 05/15 00:22
推 yyuto:真好 想當初我剛學的時候 也是想了很久= = 61.64.235.210 05/15 07:56