推 A1987331:謝謝大大詳細的解說~~已經依序對照解決 140.121.197.60 12/05 16:58
→ A1987331:錯誤了。範例中的layout圖只是我上網找的 140.121.197.60 12/05 16:59
→ A1987331:的範例，避免layout的小地方錯誤，間距有 140.121.197.60 12/05 16:59
→ A1987331:的部分我有盡量改成跟助教給的最小範圍了 140.121.197.60 12/05 17:00
※ 引述《A1987331 (Weinor)》之銘言：
: 新手最近剛接觸cadence的軟體
: 目前在設計最基礎的邏輯閘(nand、nor、not)
: 目前進行到layout的繪圖，大致上兩個物件之間的間距規格
: 都依照我們助教所給的標準來繪製
: (利用坐標軸的方式計算出(left、right、top、bottom)相對位置
: 理論上沒算錯應該是符合drc間距的規格
: 然後啟用calibre的RVE軟體進行drc驗證
: 然後開啟RVE的錯誤訊息與.summary檔
: 觀看錯誤訊息
: in .summary file統計出的錯誤有以下七個
: CELL nand3 .................... TOTAL Result Count = 7 (7)
: RULECHECK M1.S.1 .......... TOTAL Result Count = 1 (1)
: RULECHECK NO.IND.PO.R.3 ... TOTAL Result Count = 1 (1)
ratio（一般來說要在20%~80%之間）
: RULECHECK NO.IND.M2.R.1 ... TOTAL Result Count = 1 (1)
: RULECHECK NO.IND.M3.R.1 ... TOTAL Result Count = 1 (1)
: RULECHECK NO.IND.M4.R.1 ... TOTAL Result Count = 1 (1)
: RULECHECK NO.IND.M5.R.1 ... TOTAL Result Count = 1 (1)
: RULECHECK UTM20K.R.1 ...... TOTAL Result Count = 1 (1)
基本上
XX.R.xx的錯誤，在還沒加上dummy之前可以忽略
發現錯誤的時候，對那個錯誤連點兩下，會跳到你的錯誤上面標示出來
這樣你可以很明白你錯在哪
或者用cluster display，一次把所有錯誤標示出來
: in RVE 的錯誤訊息
: Check M1.S.1
: 錯誤訊息為 M1.S.1 { @ min. M1 space < 0.23
: EXT M1 < 0.23 ABUT < 90 SINGLUAR REGION
: }
: 標示的座標為 (0.985, 4.18) (1.855, 4.18) (1.69, 4.34) (1.15, 4.34)
: 然後我去看我的LAYOUT圖，好像不是剛好一個物件的範圍@@似乎是一個梯形面積
: 然後我也去找了一些關於EXT、ABUT的描述圖，不過還是不知道如何修正這個錯誤
標示出梯形的部分，通常是說你的距離不夠
距離（或長度）要等於梯形斜邊那麼長才行
在這種狀況下就......他需要多長（看error上面寫的文字）
照改就是了
: 以下附上網址，不過網址中有簡體中文名稱，不知道看得到嗎@@
: http://www.chalayout.com/Article/%E6%B5%8B%E8%AF%95%E9%AA%8C%E8%AF%81/200511/20051116104111.html
: (google搜尋 DRC ABUT ，然後第一個 Calibre DRC 介紹 就是了，
: 裡面有圖解說EXT、ABUT、等等，但看沒看懂和上面錯誤的相關意思)
: 至於 Check NO.IND.*.R.* 這幾個錯誤的訊息好像都是跟密度(濃度)有關的
: 目前暫時不理會他QQ
: Check UTM20K這個也是跟密度有關的，在網路上看到的就是先暫時忽略@@..
: 想請問一下，例如上面drc檔說明的錯誤是要怎麼看@@
: M1應該是指Metal 1吧@@(不是很確定@@)
: M1 = metal 1?
: S = space?
: 其他的要怎麼看他是指layout的什麼東西或範圍呢@@
: 另外layout的小疑問
: nand3的layout仿照下面的網址的layout設計的
: (但是我在繪製時盡量畫的很小符合助教給我們的最小間距)
: http://www.eecs.tufts.edu/~lbu01/finalproject/Chip_Modules/Gates/NAND3/nand3.htm
: 另外contract沒有像圖片中打那麼多個
: 我這邊是想問 圖片中的out那條水平的metal
: 在我的layout圖中橫向跨在n-well、PIMP、NIMP上，會是這樣導致的錯誤嗎?
: (我們統一layout面積的高度，所以n和p之間的距離很小)
: 另外助教給我們的範例圖沒有pin in和out上面那個粉紅色的物件，後續會有影響嗎?
: (助教給的invert範例 沒有pin in和out上面的物件也可驗證成功DRC、LVS)
: (使用tsmc .18 製程)
: 題外話一問：
: 我在網路上尋找資料的時候
: 好像看到有人對drc error的修正是使用laker軟體
: 好像會自動找到layout有不符合rulecheck的地方?
: 然後就可以找到座標對那個錯誤做修正(不是很確定@@)
: 不過我們似乎還沒有教laker這個軟體
: 內容有點落落長，感謝各位的看完~"~
(cadence也可以)
沒有人PN之間隔那麼遠啦
那一段大概可以砍掉八成
莫非那個例子是助教給的？
那你們的助教真的該......
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為什麼那邊那個人那麼傷心呢? ││││││
因為他是北部人啊，吃的比我們還毒哩! 2.5ppm ˍ︵ │││ 還好我們
0.5ppm ◥ ◥ 2ppm ╱ ╱▏ ││ 不用吃…
◤ ◥ ◤ ◥ │￣▏ ˍ 0ppm
| | | ╱ ╱ ﹨
◥◢ ￣ （||） ω ╯ ㄦ
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