※ [本文轉錄自 Electronics 看板 #1FSkiR5H ]
作者: qeagle () 看板: Electronics
標題: [問題] xilinx ipcore產生的乘法器可以無clk嗎?
時間: Wed Mar 28 18:42:32 2012
我想把matlab產生的濾波器vhdl
裏面用到的乘法功能,換成用ipcore去做的乘法器
主要因為合成時,xilinx會主動把乘法用硬體乘法器去合成
所以我想先用lut做成的乘法器去取代,避免用到硬體乘法器
來評估兩者速度上的差異
但是vhdl上的乘法器是寫在process外面的,不需要clk
而ip core產生的乘法器有一個clk腳位
不知道兩者如何套用?
可否產生一個無clk的乘法器(用lut合成的)
或者可以在那選項去調整,可以在合成時選擇不用dsp48e?
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 114.25.95.176
※ 發信站: 批踢踢實業坊(ptt.cc)
※ 轉錄者: qeagle (114.25.95.176), 時間: 03/28/2012 19:10:02