※ 引述《[email protected] (mam)》之銘言：
> ==> [email protected] (十公王八) 提到:
> : 因為他是兩組 clock. FSB800 下除了 200Mhz 的 common clock
> : 以外還有 FSB 用在 data store 的 400Mhz clock.
> : 原理跟 AGP 4x/8x 有點像. 數位電路的實作上比較不會像類比
> : 調變會去用相鎖, 所以大多都用 DDR 方式 latch 住資料.
> 他有兩個200MHz的clock輸入
> 各自在上升及下降緣做一次trigger
> 他並沒有400MHz clock的輸入
補充說明一下, 下面這幾個就是目前 P4 板子上的 clock generator
http://www.icst.com/products/pdf/ics952601.pdf
http://www.icst.com/products/pdf/ics954101.pdf
整個板子上有著相當多的 clock 信號都是從這顆發送出去,
其中光是 P4 local bus 這部份就用到 control, address,
data 三種不一樣頻率的 clock, 以 800FSB 而言, control
clock 200Mhz (non-DDR), address 200Mhz (有 DDR store
所以會有正倒相兩個 clock out), data 400Mhz DDR (所以
也是兩個 clock out), 但僅管是這樣, 還是有部份頻率
由 MCH (北橋) 產生, 像 AGP 就不是這顆 generator 在管.
不過 915/925 跟以往的 865/875 有點不一樣, control 跟
address 看來用的都是同一個 sync clock 再由 MCH 產生,
只是 FSB 用的 store clock 信號還在, 也還是很高..
而 common clock 與 store clock 兩者作用上的差別有點像
AGP 後來的 4x 與 8x 規格的運作, 反正簡單來說, clock
不是只有一組, 只是 PLL 的動作都是鎖定在 common clock
的 phase 上而已.
http://www.motherboards.org/files/techspecs/agp30SpecUpdate06-21.pdf
還有像 RDRAM control & data bus clock 間的運作也是這樣,
主要的理由只是數位電路上不太可能實做 QAM 那類的調變法,
在一對 clock 上準確的鎖定 0 與 180 以外的相角還要鎖定
的很準確, 去實做這樣的東西的成本, 不如另外再打兩組更
高頻的 clock 去 sync 還快一點.
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手上沒有實際的主機板設計圖佐證, 大概就是這個樣子,
有誤之處請其它高手不吝指正謝謝..
石室施氏，嗜食獅。誓食十獅，適十獅適市。施使矢勢，使十獅逝世。
適食十獅，始識十獅，實是石獅，試釋是事。
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