高技術層次封裝成新寵
【許沁苑／DigiTimes Research】
新興封裝技術的盛行，驅動力往往是來自於終端應用市場的需求，造成技術上不斷創新，
如手機市場造就堆疊式（Stack）封裝的大量應用；個人電腦及遊戲機市場是覆晶
（Flip-Chip）封裝的重要推動力；DRAM市場對於傳輸速度的提升，及晶圓製造製程的不
斷創新，使得覆晶晶圓尺寸（Flip-Chip Chip Scale Package；FCCSP）封裝在未來將成
為DRAM主要封裝技術；此外，光電用的特殊IC，如微機電（MEMS）、數位微鏡裝置晶片
（DWD）對於封裝需求，都讓封裝技術不斷翻新來滿足市場的需要。
以目前封裝市場需求的板塊來看，過去採用QFP封裝，及I/O數目約是100～200腳數
（Pin）的IC，逐漸轉移至BGA封裝技術，如Compact Flash、數位相機用控制晶片、無線
網路IC皆出現採用BGA封裝的趨勢，而過去大量採用BGA封裝的電腦CPU、晶片組、繪圖晶
片等產品，對於封裝技術的要求，則往更先進的Flip-Chip封裝技術邁進。
儘管景氣低迷長達2年多，但這期間全球主要封裝廠在細間距（Fine-Pitch）封裝的產能
利用率維持高檔，尤其是Fine Pitch BGA的需求，且各大廠皆將資本支出的重點專注在高
階封裝技術的產能提升，包括細間距打線設備、Flip-Chip生產線、12吋封裝生產線、及
高階測試設備等。
顛覆傳統封裝概念的覆晶封裝技術
早在1960年代Flip-Chip技術的前身，由IBM發明的C4（Controlled Collapse Chip
Connection），開啟Flip-Chip封裝技術的概念，後由日本IBM首先採用塑膠基板取代過去
所用的陶瓷基板，這重大的材料突破讓Flip-Chip封裝推進一大步，1980年代IBM的C4相關
專利到期，日本、美國、德國等各地區的大廠紛紛積極發展，但都侷限在國防通訊等特殊
領域的應用，直到Intel將Flip-Chip技術大量應用在CPU、晶片組，才開啟Flip-Chip技術
被普遍應用的新的紀元。
Flip-Chip是一種將晶面朝下並藉由金屬凸塊與承載基板接合的積體電路封裝體，
Flip-Chip封裝體的承載基板與晶片間，必須是一對一匹配，這樣才能將晶片上的電極與
基板的電極精準接合。
台灣產業的發展與個人電腦有很深的關連度，從日月光及矽品的產品分佈中，個人電腦佔
整體營收比重就可以得知，日月光的個人電腦比重約30%左右，矽品高達近50%，因此，繼
CPU之後大量應用在繪圖晶片、晶片組的Flip-Chip封裝技術，對台灣封裝廠來說，就顯的
格外重要。
Flip-Chip與傳統打金線封裝有結構上的變革，最大不同在於傳統封裝採用金線，當作與
導線架（Lead-Frame）的連接導線，Flip-Chip則是採用錫鉛凸塊當作與覆晶基板的連接
點。
相較於打金線的方式，採用錫鉛凸塊的好處，可大幅提高晶片I/O的密度，目前最高紀錄
是Xilinx的FPGA可達到近2000隻腳數（pin），該顆晶片的大小（Die Size）達到
45mm x 45mm，Flip-Chip除了可以提高晶片I/O的密度外，也可以良好控制雜訊的干擾，
因為打金線封裝的金線，若過長或過密都會產生雜訊，錫鉛凸塊適度改善金線的缺點，除
此以外，Flip-Chip封裝對於元件電性的效能、優異的散熱性能、及封裝外型的薄度都有
高度的改善，所以Flip-Chip封裝多應用在高速、高電流的高階IC。
Flip-Chip封裝也有許多待突破的瓶頸，如目前技術的成熟度仍低、產業鏈建置較困難、
測試及預燒技術待突破。單由技術面來看Flip-Chip封裝目前最大的困難就是可靠度，及
材料的相容度都太低。
造成可靠度太低的因素，包括晶片、錫鉛凸塊、覆晶基板、介質（underfill）材料四者
間的材料必須整合，Flip-Chip封裝應用在不同產品的underfill的選用，測試、偵錯、
Known Good Die的技術未成熟，及12吋封裝技術都影響Flip-Chip封裝的可靠度表現。
此外，封裝材料相容性的問題，則在於各個材料商所採用的材料、結構及製程都不相同，
導致不同材料在組裝後容易因為結合性、熱膨脹係數等因素的不配合，而造成封裝上的缺
陷。
善用空間的堆疊封裝技術
TechSearch預估，2003年堆疊封裝（Stack package）的成長率超過50%，其主要驅動力是
來自於手機市場的需求，目前最廣泛的堆疊封裝是將Flash及SRAM疊在一起，且平均高度
約在1.2mm，目前已經已有封裝廠計畫將邏輯IC（DSP）堆疊在一起。
CSP封裝的定義是封裝後的面積尺寸必須是裸晶的1.5倍以內，寬度需小於1.2倍，細間距
的距離必須控制在0.5mm以下。1996年Sharp首先採用CSP封裝技術應用在手機的零組件，
並且將觀念延伸至系統，也就是手機的重量及體積的比重要小於1，如一台體積80立方公
分的手機，其重量就必須控制在80公克以下，要達到這個目標才算是將封裝技術發揮到極
致。
日本是手機多媒體應用接受度最高的地區，所以記憶體的容量就被強烈要求，加上手機重
量逐漸減輕，使得日本是最早研究堆疊式封裝技術的地區，也使得堆疊封裝主要是將多顆
不同種類的記憶體疊在一起。
1998年4月Sharp成功開發2顆裸晶的Stack Die CSP，1999年7月3顆裸晶堆疊封裝問世，
2001年12月4顆裸晶、2003年中ChipPAC推出5顆裸晶的堆疊式封裝，韓國三星目前正著手
研究7顆裸晶堆疊封裝的可能性，Fujitsu積極開發高度1.4mm以下堆疊8顆裸晶，為了符合
手機的需要而提出的堆疊式封裝技術，至今已經廣泛被全球的封裝廠研究發展中，並成為
未來封裝技術的重點之一。
輕薄短小是堆疊封裝最大的優勢，增加封裝效益、大幅降低寄生電容及電感所產生的訊號
延遲、降低雜訊、降低電力功率、解決頻寬瓶頸，技術上的挑戰，則是必須在具競爭效益
的高度（1～1.4mm）內堆疊多顆晶粒，這就牽扯到許多技術層面的議題，如更先進的晶圓
磨薄技術、堆疊晶粒的接合方式，及更有創意的打金線方法。
一般DRAM的TSOP封裝，其裸晶厚度約820微米，PBGA封裝的裸晶厚度約300微米，堆疊2顆
裸晶高度為1.4mm的CSP封裝，其單顆裸晶厚度約200～150微米，堆疊越多顆當然裸晶的厚
度要越薄，才能在有限的高度下堆疊越多顆，而需將晶片磨得越薄，但問題是晶片在切割
或運送的過程中較容易破裂，為了解決這困擾，各家封裝廠都有自己一套方法來解決問
題。
此外，不同裸晶間堆疊在一起能否互相匹配，這就關係到不同IC廠商對已知良好晶粒
（Known Good Die）的選擇標準不同，以及不同種類晶片間介面的差異，如ASIC與Flash
堆疊在一起就會面臨電性介面溝通的問題。最後，如何進行測試及偵錯，也考驗著廠商的
智慧。所以目前以日本的IDM廠掌握較成熟的堆疊封裝技術，重要原因就是IDM公司通常產
出多種類的IC，同一個公司產出的IC，其相容性比較好，堆疊封裝成功的機率較大。
若是不同IC公司所產出的裸晶要進行堆疊封裝，Known Good Die的選擇標準在製造過程中
就顯的相當重要，因為在堆疊封裝的過程中，只要有一顆裸晶沒有辦法正常運作，則會影
響整顆IC的功能，若待封裝作業完成後才發現IC有瑕疵，往後尋找錯誤的過程中，大幅提
高偵錯作業的成本，甚至導致整顆IC必須解構封裝再重新製造，會增加破壞裸晶的風險。
這提高成本甚至損壞裸晶的風險則是由封裝廠承擔，若要大幅度降低堆疊封裝技術的成
本，前提是Known Good Die的技術必須成熟。
因為目前堆疊封裝主要應用在記憶體，所以熱傳導的問題幾乎可以不被考慮，但未來若堆
疊封裝加入邏輯IC後，邏輯運算所產生的熱遠比記憶體大很多，尤其未來應用在高階高速
的邏輯IC時，屆時熱傳導的問題將是堆疊封裝極大的挑戰。
晶圓級晶片尺寸封裝 創造最低成本的技術
以晶圓代工為中心的思考模式，通常將晶圓製造分為前段及後段製程，所謂的前段半導體
製程是以晶圓測試（Wafer Probing）為分界點，台積電的晶圓代工作業，就是進行到
Wafer Probing後，再交由封裝廠進行後段製程。
然而，晶圓級封裝將模糊這傳統的概念，因為晶圓級封裝是在晶片切割前，就進行封裝、
測試的作業，晶圓級封裝整合前、後段製程，沒有打金線作業、沒有基板、沒有介電材料
（underfill），部分前段製程技術的再延伸。因為晶圓級封裝製程技術的界定不明，且
未來具發展潛力，不論是晶圓製程廠或封裝廠都想跨入這個領域。
晶圓級封裝最大的優點就是廉價的生產成本，傳統封裝製程必須將晶圓切割後再加以封
裝，晶圓級封裝是在切割前就進行預燒、測試、封裝，所以理論上晶粒尺寸越大，晶圓級
封裝的效益越高，相對降低封裝成本，但因為目前局限在晶圓級封裝技術未成熟，在材料
的選取及良率的影響下，還未完全發揮晶圓級封裝的低成本效益。
目前晶圓級封裝應用在低腳數且對價格比較敏感的產品，包括記憶體、被動元件、微控制
器、功率放大器等類比IC。
晶圓級封裝目前仍未被大量應用的一大問題，就是業界未有一致的規格標準，因為晶圓級
封裝的尺寸及I/O排列還沒有統一的規範，在市場沒有一定經濟規模下，PCB廠的配合意願
不高，導致晶圓級封裝的發展受限。此外，晶圓級封裝不論是壞的或好的晶粒通通被封
裝，所以在晶圓製程的良率不高的情況下，晶圓級封裝將導致多餘的封裝及測試成本，相
對來說，晶圓級封裝及測試技術在還未成熟的情況下，製程步驟間稍有散失，將導致客戶
的晶圓損壞，也是晶圓級封裝待突破的問題。
【2003.09.15／電子時報】
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