[問題] verilog 2001語法問題

[garymeteor (愛與不愛之間)]

我在網路上看見有關於verilog 2001語法上的問題

想在這裡請教大家

當我寫一個簡單的加法器程式的時候
module add (a, b, sum);
input signed [3:0] a, b;
output signed [3:0] sum;

assign out = a + b;

endmodule

如此利用signed就可以做出'有號數'的加法器???
看網路上的資料幾乎都有提到關於verilog 2001語法的介紹
不知道是否有人可以說明verilog 2001語法一下嗎或相關網站
真的挺困惑上述寫法..

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※ 發信站: 批踢踢實業坊(ptt.cc) 
◆ From: 220.228.244.56
推 nowar100:哪部分困惑?            小小補充 應該是assign sum=a+b