推 linjack:獲益匪淺 <(_ _)> 04/12 09:33
推 milonga332:讚! 04/22 21:26
推 ztwo79:太專業了 05/02 20:48
推 mabus:感謝好文分享！ 06/30 21:17
推 shec1213:漏電流還不止有功耗的問題 對於訊號上來說會導致雜訊 07/12 01:51
※ 引述《dcleft (Good)》之銘言：
: Moore's Law是指 IC上可容納的電晶體數目，約每隔18個月便會增加一倍
: 但這會使CPU速度變快的原因是什麼？是距離變短了嗎？
: 請賜教，一直想不通。
IC 上可容納的電晶體數目，約每隔18個月便會增加一倍
(後來的 Moore's Law 已經被修正為: 電晶體數目每兩年就會倍增)
為什麼可以增加一倍？
主要是因為半導體製程進步,
CMOS 電晶體的線寬從 0.18um => 0.13um => 90nm => 65nm => 45nm => 22nm
這些數字不是亂喊亂訂的,
新世代的製程比舊世代的製程, 導線的線寬與線寬縮小 1/√2
而 IC 面積正比於內部導線線長與線寬的乘積,
因此新世代的製程比舊世代的製程, IC 面積可縮小 1/√2 * 1/√2 = 1/2
這就是為什麼製程每進步一個世代, IC 的面積可以縮小一半的原因
換句話說即: IC 上可容納的電晶體數目，約每兩年可增加一倍
Moore's Law 主導著半個世紀以來, 半導體產業的 roadmap
這種產業特性也是人類有史以來絕無僅有的,
而半導體產業又是整個 3C 電子產業鏈的最上游,
半導體景氣幾乎等同於整個電子業的景氣~
抱歉扯遠了, 回到原 PO 的疑問, 電晶體線寬縮短、IC 面積變小,
那跟 CPU 速度變快有啥關係？ 簡單分析有兩大主要因素
1. 硬體的延遲時間 (Delay Time) 縮減
IC 內部導線的長度縮小
=> 電子移動的距離縮短 (high to low, low to high 的時間縮短)
=> 延遲時間 (delay time) 縮短 (gate delay & wire delay)
=> 因此整個硬體架構的速度變快了
2. 硬體設計、架構上的加速運算
IC 面積變小
=> 相同面積之下可以放更多運算單元
=> ULSI, SoC, SiP, Parallel Processing, Multi-Core CPU ... 等這些技術的運用
=> 因此整個系統的效能大幅提升了
不過未來的趨勢, 應該會朝向硬體架構上的加速運算去發展
因為目前先進製程 (22 奈米以下), 遭遇到許多舊製程沒發生過的問題
例如: 漏電流、一些製程效應、良率... etc.
最嚴重的莫過於漏電流的問題, 漏電流是目前 Moore's Law 最強而有力的挑戰者,
主要原因是因為在製程不斷的 scaling down
poly-silicon 的 gate 端, 其厚度只剩下幾顆原子疊起來的厚度 (小於 3 奈米)
ps. 一顆原子的厚度大約 0.25 奈米左右
因此電子很容易穿透 gate 端, 而有電流通過就會增加功率消耗,
這是大家不希望看到的, 尤其是手持式裝置 or 消費性電子 IC
而目前有能力搞先進製程研發的, 全世界大概就三家: Intel, IBM, TSMC(台積電)
針對漏電流的問題,
這些半導體廠商傾向使用高介電係數 (high-k) 的元件材料
來取代傳統的二氧化矽 (SiO2) 作為隔離、絕緣層,
至於能不能成功, 良率好不好, 那就看各家半導體廠的本事了~
在還沒突破先進製程的封印之前,
CPU、顯示卡、以及各家晶片大廠已經透過其他的方式, 達到提升硬體效能的目的,
就是我之前提到的 2. 硬體設計、架構上的加速運算
採用 ULSI, SoC, SiP, Parallel Processing, Multi-Core ... 的設計
反正一份硬體不夠快, 我就用兩份三份四份...八份... 甚至更多硬體去做運算
不過一但牽扯到硬體架構上的變更, 就需要指令集 & 軟韌體方面的配套,
這就是資工人可以盡情發揮的地方啦~
抱歉廢話有點多, 原本只想簡單聊一下, 不知不覺越打越多~ @@"
有興趣的版友們可以去聽電子電機系的相關課程 => VLSI 導論
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