[問題] VHDL問題

[CuckooBoy (阿書)]

請問一下

今天有一個A訊號,不使用CLOCK,有可能產生一個shift一個bit的輸出訊號B或兩個bit的C訊號呢?
如B , 有可能嗎?我加BUFFER...想造成DELAY.....但串三個好像沒反應!!
有其它辦法嗎???還是無解???


A : 1100110011 000000 1100110011 000000 ......
B : 01100110011 000000 1100110011 000000 .....
C : 001100110011 000000 1100110011 000000 ....
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◆ From: 123.195.6.78
推 pow:EDGE一定會對不齊   不過低頻的話  有可能可以調到你想要的
→ pow:可容忍範圍
推 pow:可能一個buffer會delay個50ps   看你要delay多久就串幾個
→ pow:對了  這一招不適用於RTL
→ pow:除非你加註那條delay path的timing constraint（給例外）
推 CuckooBoy:我之前是用schmatic,然後用modelsim看
→ CuckooBoy:如果要用VHDL寫輸出串2個buffer,該怎麼寫呢??
推 CuckooBoy:我不明白"不適用RTL"的意思?是不能合成嗎?還是...?
→ CuckooBoy:VHDL的port寫..B: buffer std_logic; MODELSIM沒法跑耶
推 CuckooBoy:不明白 "加註那條delay path的timing constraint"意思
※ 編輯: CuckooBoy       來自: 123.195.6.78         (05/05 10:47)
推 pow:http://bwrc.eecs.berkeley.edu/Classes/IcBook/
→ pow:你把這本書讀懂  應該就會有概念了
→ pow:然後也把VHDL怎麼合成的搞懂