→ gpentacene:那delay要如何以數位電路實現?謝謝回答。 03/18 16:24
→ goukiman:我實在不懂這篇m的意義在哪 delay剛好一半 根本是白說 03/18 16:29
→ cpt:接一串inverter, 用switch控制個別inverter開關 03/18 16:28
→ cpt:差別在於, 就算input clock duty cycle不是50% 03/18 16:31
推 goukiman:那你怎麼決定你delay的解析度阿 03/18 16:32
→ cpt:也可以得到50%的output. 想要其他的duty cycle output 03/18 16:32
→ cpt:可以用binary weighting, 用1x 2x 4x..inverter string 03/18 16:33
→ goukiman:除頻器出來 本身就是DUTY CYCLE 50%的 根本不用加後面的 03/18 16:34
→ cpt:但頻頻率變一半了, 加後面的頻率才會乘回來 03/18 16:34
→ goukiman:你那是剛好INV的DELAY剛好是你要的 你要怎麼調到剛好 03/18 16:34
→ cpt:這是個好問題, 一個方法是binary weighting解析度用高一點 03/18 16:36
→ cpt:再用real time adaptive control 03/18 16:37
→ cpt:不過這須要另外再做一個duty cycle detector就是了 03/18 16:38
推 goukiman:那也不是方法阿 你的最小DELAY要夠小 還要有回授機制去 03/18 16:37
→ goukiman:鎖 03/18 16:39
→ cpt:怎樣小才夠小, 要看你對duty cycle解析度的要求 03/18 16:40
→ goukiman:你講的是數位的作法 那種根本不可能剛好50% 03/18 16:40
→ cpt:真的要講下去的話, 本來就沒有"剛好"這種東西.. 03/18 16:42
推 goukiman:我講的剛好不是哲學上的剛好 不然你告訴我 03/18 16:42
→ goukiman:如果你解析度不夠 那是不是SWITCH一直再開開關關 根本不 03/18 16:43
→ goukiman:會鎖 03/18 16:44
實際上
不可能完完全全保證duty cycle = 50%
我們本身就只能做到接近
大家現在在做類比電路、混和信號電路時,有個重要的課題就是clock jitter
整個相關課題大家討論完後
會將所有文章收錄到精華區
謝謝大家
<(_ _)>
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然後,剛剛的M是我不嚴謹的決定
不過請各位板友不要因為這樣爭吵
這裡是學術的殿堂
不是國會的殿堂
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 220.135.83.97
推 goukiman:我講的50%也不是剛好 也沒有人會傻到說50%緊緊緊 03/18 16:53
→ goukiman:我記得中正有發一篇在ISSCC上可調DUTY CYCLE的電路 03/18 16:55
→ goukiman:你要不要去看看 49.99%那這樣算不算靠近50%了 03/18 16:56