注意coding style 一般除非寫code的觀念有錯
不然不會有合成成latch的機會
我自己是用Xilinx 自己把log file看一下應該不太困難
我記得就算是combination block sensitivity list沒列全tool應該會報出來
至於coding style可以看VCS的user guide之類的
我記得有一個chapter都在講電路合成的概念
間接會講到不同的rtl會有racing或是latch等不預期的結果
※ 引述《invalid (everlasting)》之銘言：
: 順便建議一下你的code，latch應該是可以避免的
: 簡單來說要避免latch，只要把所有可能發生的情況都列出來就好了
: (沒有變化的話寫A<=A也好，就是不要不要寫)
: 還有combination block的話sensitivity list要寫完全
: (所以我比較喜歡用assign)
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