※ 引述《CuckooBoy (阿書)》之銘言：
: 在學Verilog時,遇到一個問題...
: 請問full_case 和 parallel_case 兩者的HDL有什麼差別?
下面這份投影片
有說明 full_case 和 parallel_case 的功能
http://0rz.tw/6a2lk
這兩個用法, 又叫做 Evil Twins
顧名思義, 不是什麼好東西, 儘量不要用
不要用最根本的原因, 是希望 synthesizer 和 simulator 看到的資訊一樣多
避免 simulator 的結果和合成的電路, 行為不一樣
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這個問題在新版的 SystemVerilog 有解
SystyemVerilog 提供了兩個關鍵字: unique 和 priority
這兩個關鍵字在上面的投影片也有介紹
有興趣可以看看 :)
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