前文啃啃啃
※ 引述《CuckooBoy (阿書)》之銘言：
: : SCLK <= load and CLK;
: ^^^^^^^^^^^^^^^^^^^^^^^^
: 改為下面序向還是不會動耶,SCLK一直0
: process(CLK)
: begin
: if CLK='1' and CLK'event then
: if load ='0' then
: SCLK <='0';
: else
: SCLK<=CLK;
: end if;
: end if;
: end process;
如果改成以下這樣呢
process(CLK)
begin
if CLK='1' and CLK'event then
SCLK <= load and CLK;
end if;
end process;
不太確定你要的功能，因此不是很確定是不是剛好符合你的要求
但是由 CLK 來做 latch 的動作可避免你不想要的窄脈波
但是你似乎是 SCLK 拿去做後端的 gated-clock ??
anyway 先試試看這樣是不是符合你的功能，語法有錯請見諒(很久沒碰VHDL)
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