推 Aragom:always @(posedge IO_nWE) <---- IO_nWE 在此扮演類似clk 02/28 02:18
→ Aragom:角色，但是我猜你跑FPGA時此訊號應該不會被視為clock 02/28 02:19
→ Aragom:會用一般的routing channel跑造成skew等現象 02/28 02:20
→ Aragom:建議將IO_nWE此訊號設定為clock tree來長 02/28 02:21
→ Aragom:以上是我的猜測，畢竟IO_nWE在此他的wire delay在RTL都是 02/28 02:22
→ Aragom:RTL Simulation都是看不到的 02/28 02:23