※ 引述《iba.bbs@bbs.ncku.edu.tw (新竹大悶鍋-下棋囉)》之銘言：
> 小弟最近想自學verilog , 看了一本設計實務的前言裡面提到,
> 設計者可以用 transistor model, gate level model, register transfer level
> 及 behavioral model 等四種不同層次的表示法來描述所設計的電路,
> 想請教各為大大, 這四種不同層次的表示法不同之處在那? 是否有其使用時機或是
> 各個表示法有無其優缺點? 還請有經驗的大大能分享一下您們使用verilog 上的心
> 得與經驗, 謝謝~~
transistor model: 最底層的，用電晶體來兜出你的電路，
gate level model: 比電晶體高一層，用邏輯閘兜出你的電路，
因為邏輯閘也是用電晶體做出來的所以數位電路要很熟，
邏輯電路設計要強
register transfer level: 顧名思義，用暫存器與狀態轉移來達成電路的功能
behavioral model: 行為模式，類似C語言，當然也是最高層最容易上手，
但很多人不了解verilog硬體描述語言其精髓，容易產生很多迷思。
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