Re: [問卦] CPU時脈是不是已趨近極限

[hancel (hancel)]

※ 引述《eega (水色魚)》之銘言：
: 第二個原因是熱障壁， 90nm 之後的製程由於低臨界電壓，導致超高的
: 漏電流，而且這東西越熱越糟糕。本來數位 IC 的運作功率是正比於
: 電壓^2*頻率，現在還要加上漏電流導致的功率消耗。當你拉高高頻率
: 帶來的熱超過一定限度之後（取決於你的散熱系統的散熱能力），漏
: 電流的熱會形成正回饋效應，自己把自己烤焦... 這也是 intel 急急
: 忙忙換上 core2架構的主因， P4 時脈再加下去，賣 CPU 得附送小冰
: 箱一個，因為散熱片跟風扇已經擺不平功率問題了。
: 這問題在 65nm 之後被改善了不少，但是基本限制還是在。 PC 用的
: 晶片大致上就被限制在 130~180W 這一帶，在這個功率限制內，增加
: 核心數目是比增加頻率划算的。
散熱問題的確很麻煩,現在有兩種方式可以改善
1. 採用SOI製程(Silicon on insulator, IBM的獨門技術,因此UMC
   & Chartered都有此製程,不過TSMC就說這沒人要>_<),相當於
   電晶體都穿上雨鞋,因此漏電流可以大幅降低,因而降低功率消耗
   以及廢熱產生...
2. 採用Lower Power的設計.關於低功率設計,大概有以下這幾種
   a. Power Manager功率管理器, 可以把沒用的電路整個關閉,或者是
      在不重視效率的時候,把相關的電路時脈或是工作電壓降低,進而
      降低功率消耗以及廢熱產生.
   b. Multi-Voltage design. 讓可以低電壓工作的電路就用低電壓
      運作,食量少的就少吃一點,食量多的才多吃,而不用大家硬性規定
      通通得跟赤木吃得一樣多,這樣可以減少食物(功率)消耗,更可以
      降低大家拉屎的總量(廢熱).
   c. Multi-Vth,類似b,但是是在電路不同的地方上著手.

低功率設計(Lower Design)在90nm以下非常的重要,這個設計概念
通常也需要EDA程式幫忙才能達到夠好的結果,做不到的話,就會像
eega所說的,陷入熱障壁的問題而無法解決.不過這對台灣的Fabless
來說卻是個挑戰,大概除了極少數的幾家,其他的大概都是既沒有
資金也沒有技術來設計90nm以下的晶片...

                     這時候很想說,台灣加油!!!!!

--
※ 發信站: 批踢踢實業坊(ptt.cc) 
◆ From: 209.172.74.194
推 vul3co:推 這三種最近在電路上都還蠻常看到過的
推 mmmbop:略懂略懂
推 trueclamp:這篇比喻的好，吃飯和拉屎那段很妙　XD
→ trueclamp:SOI是成本問題，這雨鞋跟名牌包有得拼  Orz
推 ericson168:SOI無法解決散熱問題，相反的 散熱正是他的大問題之一