※ 引述《WangTaBo (↖☆煞氣ㄟ肥寶☆↘)》之銘言：
: 小的最近收到UMC的面試通知... 職務是驗證工程師..
: 忘記多久之前填的..(UMC自己的網頁)
: --- MAIL內容是寫 ----
: 我是聯華電子的 FDK team 的主管,
: 我們需要了解 Analog Design Flow 的 engineer,
: 做自動化設計產品的 QA. 自動化設計的產品有
: FDK (Foundry Design Kit: 一種設計套件), DRC/LVS/LPE command files.
: 茲介紹工作內容及條件如下:
: 1. FDK (Foundry Design Kit: 一種設計套件) & command files QA
: 1-1. DRC/LVS/LPE command files QA (Calibre, Assura)
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layout驗證語言, 如何coding, 學界很少教這方面, 通常都是到業界學,
當然上面兩項語言不只可做驗證, 還可以做DFM相關(例如OPC)
DRC: Design Rule Check, 檢查layout是否符合rule(例如金屬線間距過窄)
-> QA不完全, layout有些情況可能沒檢查出來, 畫太窄沒抓結果短路
-> QA不完全, 假錯一堆, 隨便亂抓, 造成客戶使用判斷上的困擾
LVS: Layout versus Schematic, 比對layout與circuit netlist是否是一致
-> QA不完全, 誤認元件, 電阻或電容值算錯造成電路特性偏移...等等
: 1-2. LPE netlist check and back-annotation within in FDK
-> 這部分通常是檢查back-annotation, 跟simulator有很大關聯性
: 1-3. PCell check
-> Virtuoso叫pcell, laker叫mcell, 大同小異,
主要是將layout元件參數化及模組化,
方便layout工程師呼叫使用, 而且符合DRC及LVS, 可有效縮短layout時程
: 1-4. Pre-simulation with corners in FDK
: 1-5. Monte Carlo simulation with corners in FDK
: 1-6. Post simulation check
-> 主要是驗證元件在製程上的穩定性及寄生效應
: 2. EDA Tool usage (Virtuoso, Laker, Hspice, Calibre)
: 3. Communication skill and teamwork spirit
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: 說實在 我不知道這到底是幹什麼的...= =
: DRC LVS LPE 這不是LAYOYUT工程師畫好時自己就要驗證嗎= =
: 小的在校有學過layout(數位) 對laker算熟悉,
: 但是主管電話中說的專有名詞我都不太懂= =...
: 小的現在是在系統廠當驗證工程師... (對於IC layout工作經驗是零)
: 我是滿想走IC layout方面...
: 但不知道這職務跟layout會不會差很多= =
: 感謝^^
會常畫layout, 因為要用來做QA, 但基本上不會太難,
你選的這條路基本上就是要廣及串接,
如果layout想要專精, 建議找類比layout工程師職務相關
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