Re: 侯捷說:以為使用 C++（或任何語言）就能開發出很ꘊ發信站: 中央大學松濤風情資訊站 (Mon Apr 17 20:35:54 2006)

> ==>發信人: [e-mail] (我愛ASM), 信區: programming
> ※ 引述《[e-mail] (try or test)》之銘言：
> : >     8051還沒有你想像的那麼無能...
> : > http://www.e8051.com/
> : > SPEED
> : > The e8051 core has been successfully implemented at the following clock
> : > rates:-
> : > Xilinx Spartan FPGA development system using free Xilinx software only (i.e.
> : > no proprietary synthesis tools and no iterative place-and-route software): up
> : > to 90MHz (90 Mips), (depends on rams and other resources used).
> : > Xilinx Virtex FPGA: up to or above 130MHz (130Mips).
> : > 0.18u ASIC: up to or above 150MHz (150Mips).
> : > 0.13u ASIC: up to or above 300MHz (300Mips).
> : 1. 1 clock 1 instruction 是 RISC 架構強調的, 但 8051 的指令與
> :    處理部份卻缺乏複雜功能的部份, 如乘除浮點運算, 雖然 130 MHZ
> :    是 130Mips 但實質不然. e8051 的 register set 增加了, 但不知
> :    有無高階語言的編譯器與之配合 ?
>         51 指令集中，有些需要超過一個時脈週期的指令已經可以一個週期
>         就做完了的uC。這是已經是很久之前就有的東西了，
>         更別講現在的ip core。
>         網頁上提到"100% instruction set compatible with standard
>         8051 and 8052 microcontrollers."
>         請不要視而不見。
Register set 可以增加很多組, 只要多一個 select 選擇.
但這種 set extension 跟傳統 8051 是沒有的. 這時候,
高階語言的 code optimizer 就會有所改進與改變, 如果只與
8051 舊的相容, 那原來的 source program 也無法享受
multiple register set 改良帶來的好處.

要用 FPGA 不計代價的 gate array 縮短 operation cycle
那就要考慮這種代價, 還是拿去做少量化生產的會比較實際.

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