推 eddie0316:中肯文....推~~~~ 03/02 07:38
推 atenn:推～工具不是重點，重點是要去完成什麼！ 03/02 07:45
※ 引述《MoonSoul (夏日的微風)》之銘言：
: 想請問一下有在看板的各位板友，我接下來該怎麼走好呢？
: 我這兩年的演算法工程師是半桶水，研究所的數位IC工程師也是半桶水
: 我肯學，想學，但又不知道從哪邊補起
: 接下來應該怎麼找工作呢？
: 我興趣上是想找跟研究所那樣類似的工作啦
: 數學不要太複雜，著重在架構的改良
: 只是，做IP工程師，我不會verilog以及後續的流程
: 演算法開發工程師，這個know how缺很大，不想再玩
: 數位IC工程師，我不會verilog，而且現在業界的分工，好像都玩不到太多架構的部分
: 這.....這我該怎麼走好呢？
: IP工程師到底要cover到離verilog多遠呢？
: 我目前可以寫到cycle accurate,bit accurate的C/matlab程式
: verilog的語法：略懂
: ------
: 還煩請大家幫幫忙，給點建議，討論一下
分享一點數位IC工程師的心得
以IC design來說，玩架構就是玩系統的control flow
而control flow在做設計時的兩個方向，就是效率和省電
做design就是要愈有效率和愈省電愈好，這個大家都知道
但是從哪裡著手，該怎麼作改善，這個就是能力了
即使是為了完成同樣的功能，也可以用不同的系統架構去完成它
在一個「系統」中，通常有輸入單元、輸出單元、儲存單元和控制單元
而想要玩架構玩出心得，就是系統上的各個單元都要有相當程度的了解
這樣才有辦法研究互相搭配起來造成的現象，以求出最佳解
通訊的系統小弟不熟，不過應該也是類似的道理
至於你說你被騙到SOC組，結果亂修課
其實在有規模一點的系統中，有個執行程式的CPU是免不了的
CPU所執行的程式上又會衍生出執行效率的問題(這裡就不提了)
你所修的計算機組織和計算機結構並沒有白費
光一個cache的應用，對系統來說變化性就相當多
你的文章中提到很多次不會verilog和不會數位IC設計流程
我想你把它想的太複雜了，自己在嚇自己
做數位電路是要會verilog沒錯，但是verilog學一下就會了
design flow的東西也是跟著做一兩個project就熟了
這些都只是工具，重點是你要利用這些工具來做什麼
一些理論書籍裡面Knowledge base的東西才是價值的所在
至於怎麼在project的進度壓力下，自己找時間去做架構的研究
這就要看各人的調適狀況和應對能力，要不然就是要....加班....
如果真的有弄出個什麼搞頭，解決掉既有的難題，你就紅了
沒有心力去做這個，那就是普通做做project的RD，也沒什麼不好
參考看看
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