Re: [請益] APR 實體設計方向

[asd1436 (阿北)]

APR的路不但不會比較窄，在業界反而是越來越搶手
原因下列幾點
給你參考


1.製程難度越來越高，需要更專業的APR:

早期製程較low，又有EDA tool輔助，
Physical design難度並不高，一個APR做兩三個案子不是問題
因此大部分公司都不會釋出太多APR的職缺

後期製程上升，到了40,28nm這些先進製程，加上電路複雜度日趨上升，
邏輯閘數目越來越多，加上要兼顧的design rule，
完成一個案子的時間也越來越長，使得APR必須需要將
一塊完整的晶片分割開來做(業界稱partition)
才能得以完成一顆晶片，但公司要賺錢，案子量不會變少，
所以APR人力需求量越來越高

目前也業界有很多fully layout轉APR的例子，
因為他們有很好的Physical觀念，在後期的DRC/LVS具有優勢
加上在業界耳濡目染，只要稍微加強數位timing的觀念，
通常在工作上會比普通的APR更得心應手



2.Back-end觀念在學界不普及

跟僅需大學學歷就可做的fully layout比起來，
APR需要更多的數位IC deisgn flow觀念跟實作經驗
而這些觀念在一般大學電子電機並不普及

此外，APR不像layout，僅需設計幾顆inverter及即可練功，
數位ic flow需從frond-end verilog設計開始學習
若時間足夠，繼續往下做back-end，才有可能學到你說的APR
這些，需要到研究所才有時間跟精力去學習

所以你說要在碩士班研究backend是不實際的
因為你必須先在研究所了解數位frontend
或是在業界有相關fully layout的metal觀念
才得以進入APR的領域

而研究所教授，因為不了解後段在業界的重要性不如以往，
加上APR薪水確實比RD少一截，一般都會建議已經碰過ic deisgn flow
的學生往frondend走

即便是外面的自強基金會
也鮮少有APR的課程



4.APR難以練功

數位Back-end從APR, STA timing 分析到解DRC/LVS
會用到相當多的tool，一般這些tool的license有限，
需要到研究所或是公司才有可能接觸到




5.APR難度上升, 時間被tape out schedule壓

雖然APR不用像RD吃了很多腦力去design一顆chip，
但在操作軟體上，比起RD卻需要更多的時間跟精力

其中之一就是要學的工作站軟體很多
再來就是一個案子從setup, floorplan, place&cts&route (俗稱apr)
到STA timing分析，每個階段都需要長時間

雖然這過程都需要RD的輔助，但實際上在try&error的APR
為了不讓Tape out schedule dealy，需要大量利用時間
讓工作站不停的運轉，但是一但Tape out過後，APR
就有一段長時間的休息，直到下一個案子到來

所以有很多RD會認為APR是很輕鬆的
也有很多人認為APR是很操的
端看公司產品的難易度


※ 引述《pooboy01 (一點小聰明)》之銘言：
: 權限問題代朋友po
: 各位前輩好
: 平常會常來科技版看一些資訊
: 目前碩一，想研究的方向是IC 流程 back-end的部分
: 對於Physical design APR方向比較有興趣，
: 但屬較後端部分，有爬過文了解一下目前現況，
: 但文章資訊比較少，想發文請教出社會的前輩們，
: 未來晶片朝向更細微nm已經到了極限的地步，
: 對於未來實體設計也變得更加困難，但對此領域還蠻喜歡，
: 請問前輩如果現在想走APR方向，路可能會比較窄(?)
: 未來APR需求量會不會變得很少，因為走這條路比較算要走的精(?)
: 對於目前碩論方向，值得做這方面的研究嗎?
: 懂得不多，請前輩不吝指正
: 謝謝~!

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※ 文章網址: https://www.ptt.cc/bbs/Tech_Job/M.1446891401.A.857.html
推 bassmoon: 推
推 pwh17: 推
推 Baneling: APR一直都很讓人值得尊重  學校大部分教授的理解.. QQ
→ acelp: 另外一個角度 tool跟不上製程的腳步 還有有多少公司或是產
→ acelp: 品做得起28nm的project？
→ asd1436: 目前APR tool已可以跟上28的腳步 關鍵是公司有沒有要做
→ asd1436: 但多少在DRC的部分 tool沒辦法在APR時就收斂很乾淨
→ asd1436: 以至於到了calibre驗證端有誤差 需要手動去修
推 centra: 大家是中途就會跑DRC看一下結果 還是到最後才跑Calibre ?
→ centra: 總覺得中途跑DRC實在是很花時間
→ centra: 尤其現在的日期都壓很緊 根本沒時間邊跑一部分邊修阿
推 a881: apr是比de還搶手的
推 mcjk: 推
→ mcjk: Apr真的是不用怕找不到工作，製程越先進缺越多
→ asurada29: 最後一段不解，哪有休息一陣子這件事...
→ asurada29: 我看起來是一顆接一顆，反正Delay就被Highlight...
推 mcjk: 大部份是一顆接一顆沒錯，但是前期try netlist都是比較輕鬆
→ mcjk: 的
推 ptta: 但104打開  APR的缺仍遠少於designer
→ asurada29: 簡單一句話...做Backend，真的要有很大的興趣...
推 culing: 我們都是邊做邊修Drc，有些致命性的錯會讓design在最後有
→ culing: 砍掉重練的可能啊
推 linchsh: 推
→ asd1436: 每家公司案子的量不同 多的時候確實是一顆接一顆甚至重疊
→ asd1436: 少的時候就會有閒置的時候 但閒置的時候也並不是都在休息
→ asd1436: 為了使下一個案子能夠更順利 整個流程是需要花時間整理的
→ asd1436: 另外閒置的原因 很多時候是在等RD的netlist...
→ asd1436: 甚至有種說法 剛做完Chip 之後做block相對來說就是在休息
→ asd1436: 另外跑DRC跟修timing 有經驗的應該都知道這是沒有衝突的
→ asd1436: 而且第一次routing完就應該要跑calibre了
→ asd1436: as大 其實在很多APR眼中 要當RD也是需要很大的熱情地
→ asd1436: 尤其是一整顆CHIP的project leader, 壓力根本不可能小於
→ asd1436: 整合的APR, 至於delay被hightlight的程度, 我只能說那是
→ asd1436: 公司文化, 端看這家公司的frontend尊不尊重PD罷了
→ grgeo: 推
→ pooboy01: 謝謝前輩們