推 piggywu:很會把握每個可能的機會! Good! 12/16 13:09
之前創惟有來我們學校演講，衝著距離近
就填了一下履歷
我本身是學analog/RF
不過我把三個(analog,ASIC,cad)都打勾
結果我實驗室除了我之外的人都有面試analog的機會
我被抓去面試ASIC XD
verilog考試題目是一點有syn reset的/4 divider
滿像hello world的題目，應該只是要看你有沒有寫過verilog吧
性向測驗就跟其他公司ㄧ樣，只不過是上機填寫
至於面試的話，我覺得我研究所做的東西跟ASIC勉強有一點關係
主管聽了之後覺得很好 (兩邊都會當然很好XD)
然後cad跟我想的不大一樣，單純做APR而已
最後主管覺得如果有機會進來的話
可以會幫我調整一下職務讓我玩兩邊(Analog/digit 汗;;)
不過我覺得就憑一個碩士...還是不要太看的起自己
還是覺得在回學校鍛鍊一下好了
想要吃兩邊可能要到博士才有門票吧
HR是真的很可愛啊
可以跟她凹一起吃午餐
不過因為早上要上課
所以只凹了一個飲料，不過下午面試的都有肯德基炸雞可以吃
他說我們實驗室要是有進去一個就會送pizza過來
殘念..
不過HR有男朋友了...也比鄉民大個兩三歲的樣子
※ 引述《sin111 (鄉民?我是北市民)》之銘言：
: (回饋一下 分享一下面試心得)
: 我是一直讀交大EE的 所以是從新竹前往 有一點遲到 除了從新竹出發難抓時間
: 一部分原因是電梯..莫名其妙坐到地下室停車場.... 電梯實在太先進了(嘆)
: 我面試的是IC Design的職務 所以一進去填完基本資料 做完性向測驗
: 人資突然交給我一張考卷 要考Verilog code 我其實算是不會寫verilog的
: 拿到考卷還蠻囧的 趕快寫一寫交卷 至少知道要寫Always....
: 接下來主管面試 主要也是問硬體設計 我坦承我不會寫 不過竭盡所能的解釋相關知識
: ncverilog dc synopsys 我盡外行人最大的努力了 加上沾交大EE的光
: 靠著對整個IC Design流程還算了解 勉強度過這關 想說總算safe了
: 沒想到來了第二位主管 繼續問下去 T.T (爆定了)
: 真的是很重視IC Design的background 很仔細面試這方面的公司
: 面試完主管說我很有發展潛力 恩 (我想因為我現在根本沒戰力可言 哈)
: 最後人資來談 不像一般公司人資可能很客套 這家公司的人資很直接 很熱情 很正XD
: 會很熱心告訴面試同學很多資訊 像我這種嫩碩士生很多都傻傻不懂
: 能多長一些知識多聽一些消息都很寶貴
: 創惟最大的特色是在台北 相較竹科有交清 創惟有台大支援
: 工作氣氛很好 主管很關心面試同學 至於做這行想賺錢 比較努力本來就是應該的
: 未來性上 創惟現在算是PS3概念股 也有很多強者加入 感覺快要飛起來了
: 閒話:
: 創惟有三寶 電梯 廁所 面試間椅子
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