→ vivid23 : 我覺得短時間 verilog 仍然很難被取代。chsel 語法 04/12 14:25
→ vivid23 : 的進入門檻還是有點高 04/12 14:25
→ odahawk : 老闆說：「出問題誰負責？」 04/12 14:25
推 cocogogo : 等中年主管退休後才有可能 04/12 14:26
推 b0117 : 機會不大，換了很多ip要重新check 04/12 14:30
→ bear1414 : 被取代很難 04/12 14:33
推 tkhan : n年前就有人說C要被取代了 04/12 14:37
→ tigertiger : 來來去去都是要描述電路 哪個好用就用哪個 有差嘛 04/12 14:40
推 brightest : Sifive 好像都用chisel了 04/12 14:41
→ brightest : 台廠產品沒那麼複雜 應該不太會改 04/12 14:43
→ Archier : 你開間公司全都用 HDL 開發不就知道了？ 04/12 14:43
推 dakkk : 台灣產品 大部分都是跟不同ip blcok對接protocol ve 04/12 14:48
→ dakkk : rilog就夠了 04/12 14:48
→ dakkk : 重要的還是ip研發 產品都是把各block接起來而已 04/12 14:50
推 dakkk : 用太高階語言 看不到clock tree 反而危險 04/12 14:52
推 YcL5566 : 結果到EDA tool還是被趴回去verilog 04/12 14:53
推 KennethC : 感謝分享 04/12 15:06
→ leo61532 : 下一篇 Perl被取代的可能性 04/12 15:07
推 EyeballRed : perl被取代不是很容易嗎？ tcl python ruby...... 04/12 15:08
推 jason90814 : 下一篇：ptt被取代的可能性 04/12 15:10
推 goodyW : 有可能，但要很久以後，搞不好你看不到這天 04/12 15:17
→ dslite : 被netlist取代 04/12 15:22
推 blacktea5 : 養個ab team 誰出的bug 少就活 04/12 15:25
→ tigertiger : 人類被香菇取代的可能性 04/12 15:27
→ lolpklol0975: 下一篇 VHDL 04/12 15:52
推 chaulove : 麥當勞被取代的可能性 04/12 16:03
推 centra : 老闆：換掉出包你要扛嗎 04/12 16:04
噓 a000000000 : 我都直接run spice 04/12 16:19
推 truevines : 用high-level C也可以啊，就看你compiler要怎麼做 04/12 16:24
推 patricktu : 教主安安 04/12 16:24
噓 wupaul : 廢文 0％ ic出事誰負責 04/12 16:31
推 kevin620 : 不會 04/12 16:39
推 kevin190 : 先證明可靠性跟穩定性，沒人想拿自己產品開玩笑 04/12 16:40
噓 mmmmpipi : 廢文一看就知道沒經驗 04/12 16:45
推 chrischang : 要看現在四大電機系學什麼吧 04/12 17:13
推 chrischang : 不過因為TO太貴，敢冒風險的應該不多 04/12 17:15
推 la8day : 10年前就有人在說要被HLS取代… 04/12 17:23
噓 maxking3388 : 呵呵 笑死 04/12 17:43
推 p1234891 : 你也快被 AI 取代了呢 04/12 17:51
推 Kururu8079 : 你是不是把Verilog當c在寫？ 04/12 17:51
推 democrat : 嫌功能貧弱=懶得花時間多寫 04/12 18:43
推 Iamjkc : 類比電路表示 04/12 19:27
推 LeTao536 : 還得看Synopsys,Cadence,Mentor有沒有打算支援 04/12 19:33
噓 blackrays : 出社會了沒 04/12 19:47
推 wake7078 : 怎麼不用matlab 04/12 19:49
→ foxtail666 : 學術界吧 04/12 19:58
→ rockrock1127: 你有碰過Verizon或FPGA嗎… 04/12 20:12
→ rockrock1127: Verilog 04/12 20:13
→ bcew : 光SV的package、多維陣列就讓EDA tool有奇怪現象了 04/12 20:54
→ bcew : ，不用去想更高階的做法，先等sv能很順再說吧，不是 04/12 20:54
→ bcew : 能sim、能上FPGA就能用的。 04/12 20:54
推 sweetpotatoa: 搞hw的是最不願意學新語言的，你覺得勒 04/12 21:12
推 peterlin0224: LeTao講出了一個很關鍵的點，短時間很難取代verilog 04/12 21:21
→ peterlin0224: HDL 04/12 21:21
推 Iamjkc : 一個東西要有缺點才有人取代他 rtl缺點是什麼？ 04/12 21:23
→ Iamjkc : 就是有人不想學而已啊.... 04/12 21:23
→ HotDogCC : 缺點是寫有號數麻煩 優點是要自己寫有號數 04/12 21:46
推 peterlin0224: 對，有號數自己寫的話，debug比較方便清楚 04/12 21:49
推 qoo9959 : 加油 04/12 23:25
→ Qcloud : 難喔 04/12 23:47
推 BIGT : 目前覺得不會，至於perl重要性下降，但還是好用，也 04/13 00:23
→ BIGT : 不會完全消失 04/13 00:23
噓 ypc1994 : 用vim 寫 netlist什麼時候才要被取代 04/13 06:28
→ peter98 : 你知道石墨烯已經喊了30年了嗎? 結果半導體產業還是 04/13 07:02
→ peter98 : 不屑用 有些東西就是教育象牙塔喊爽的而已 04/13 07:02