※ 引述《locadia.bbs@bbs.mgt.ncu.edu.tw (mam)》之銘言：
: 2. MEMORY是沒有所謂外頻跟倍頻的區分的，只有FSB才有。
這說法真的很有趣... 如果這句是說 SD 時代以前的話成立.
隨手提幾個好了, SDRAM 基本設計就是 2-bank interlevel,
common clock 除二去驅動兩個 bank 所以 data brust 可以
跟時脈同步. 也就是說 SDRAM 核心事實上是輸入時脈除二,
IO 跑全速..
DDR 沒記錯的話也是 2-bank interlevel, 但 DRAM cell 跑
全速, 為了要滿足 data brust 跑時脈兩倍的需求. DDR2 是
4-bank interlevel (所以可以有兩組 R+W address queuing,
以前 SDR/DDR 是最大兩組 R or W), data IO 跑核心時脈的
四倍在運作.
RDRAM 也是這句話的反例, 一般 RDRAM 是 16 或 32 bank,
以 PC800 來說, IO 跑 800Mhz, 核心事實上才跑 100Mhz.
而 DDR2 末代的 chip 有 8bank interlevel 的設計, 不過這
是拿 8bank 當 4bank 在跑, 主要的理由是為了更長的 brust
cycle 以有更好的有效頻寬利用率, DDR3 就是這 8bank 完全
拆開去 perfetch, 也就所以這樣, 它核心運作時脈是 IO 的
1/8 (4x common clock DDR), address queuing R+W 為 4+4
(最大), 而 CL 也增加為 5-11 cycle.
隨便提幾個就有分內外頻..
: 另外，從這裡我們也知道為什麼INTEL要把他們下一代的系統架構中FSB的頻率提升
: 到一個很奇怪的數字--1066MHz。計算後可以知道，下一代的系統中，三個方向達到
: 近乎完美的平衡。
這個平衡有沒有把有效頻寬不章的 FSB 效率算進去呢?
: 4. FSB800的頻率計算方式為輸入頻率200MHz乘四，因為FSB800他的輸入頻率的PIN有兩
: 個（注意他們並不是differential的信號），各自在各自的上昇及下降緣觸發，所以
: 要乘上四。題外話，這時我們稱輸入頻率為strobe而不是clock。
這個說法很有創意....
講 DDR3 data latch 以前先來提一下 P4 FSB 與 AGP 8x
的跑法. P4 FSB 是以 1x control (走 common clock),
2x address (common clock 各 180' phase 兩條), 4x
data (2xcommon clock 的 str 與 _str 交互鎖定), 而
AGP 8x 上是兩條四倍於 common clock 的 str 與 _str
交互去鎖定資料, 這兩條 clock 相位是各倒相 180 度,
各自只用 "上緣" 去觸發, idle 時是維持 high 狀態電位.
DDR2, DDR3 的 IO 用的也是一樣原理, DDR2 就要再用到
兩條兩倍於 common clock 的 str/_str 達成同步運作,
DDR3 的 str/_str 是四倍頻於 common clock.
以目前數位電路界面來說, 還沒有說只靠單一條 clock
信號就可以自動而準確鎖到四個相位的童話故事出現過,
就算是只鎖兩個, 人家 JEDEC/intel/RAMBUS 的設計也是
寧可保守一點拆成兩條 clock strobe 只跑上緣觸發而已,
不會有啥自己找上緣跟下緣自己觸發的事發生.
: 5. DDR SDRAM工作頻率的計算方式，現在看到的有兩種，可以分為DDR1及DDR2。
: DDR1內部工作頻率與外界資料傳輸的頻率相差兩倍。例如DDR266，內部工作頻率是
: 133MHz，但經過I/O buffer後，跟FSB800一樣，在上升及下降緣觸發，因此得到
: 266MHz的外部資料傳輸的工作頻率。
: DDR2比較特別，他的I/O buffer工作頻率比內部工作頻率快了一倍，同樣的資料傳輸
: 頻率要再乘二。例如DDR2-533，內部的工作頻率是133MHz，I/O buffer則是266MHz
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這句就打了第一句話耳光了.
如此反覆的說詞, 您是相信洛建還是相信不實的廣告?
: ，外部資料傳輸頻率則為266*2＝533MHz（我知道這並不對，但別懷疑，人家都是這
: 麼算的）。
: 想不起來還要說什麼，下次再說吧！
洗耳恭聽.
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