Re: [問題] 散佈龍跟賽揚

※ 引述《[e-mail] (老闆回來了)》之銘言：
> ※ 引述《[e-mail] (嘎嘎嗚啦啦)》之銘言：
> > 【 在 [e-mail] (來隻美眉吧！) 的大作中提到: 】
>                         ^^^^^^^^^^^^^^^^
>                         System Clock =\= System bus 吧
>                         不過System bus的速度也是取決於斯倒是沒錯
>                         這東西應該是由板子上的一個石英震盪器所決定的吧
>                         名稱是啥有點忘了  要再去翻翻書
>                         超外頻就是去改變這東西的震盪頻率囉

14.318Mhz 那顆?
從 XT 用 4.77Mhz ISA bus 開始就用這個頻率 /3 當基準,
然後就用到現在. 現在的 clock generator 都用這顆 x'tal
去振然後產生整個系統所需要的 sync common clock signal.

所以才會有日本人拿別的頻率 crystall 代換掉那顆,
讓主機板跑到不可思議的外頻頻率去...

> > 抱歉, 這跟我查到的有點出入...
> > http://www.fact-index.com/f/fr/front_side_bus.html
> > Front-Side-Bus (FSB) is an Intel term describing a CPU-to-system memory data
> > bus. It has been formerly known as CPU bus speed, '\external CPU speed,
> > memory bus and system bus', too.
>   最後一段
> One issue of confusion is the labeling of front side bus speeds. Typically a FSB
>  today is dual or quad channel, meaning a FSB speed advertised as being "333 MHz
> " may actually be 166 MHz dual channel, effectively meaning 333 MHz of speed. No
> wadays, PC (X86) CPUs work with front side bus speeds ranging from 133 MHz dual
> channel (266 MHz effective) to 200 MHz quad channel (800 MHz effective).
>   現在CPU在宣傳時所說的FSB是以前所的FSB定義還是一樣
>   CPU跟Memory 之間的通道，
>   只是速度已經不是一般常說的外頻(System clock)的速度了
>   科技的進步  使得FSB可以再一個Cycle作多次的傳輸
>   使的傳輸速度可以快2倍或4倍
>   現在在一個cycle裡作四次的資料傳輸似乎是極限了
>   在來要在加速... 可能只能利用MULTI CHANNEL或是其他跟先進的方式了
>   不過還是覺得這個文中的說明有點怪...
>   下面文中的說明似乎較好些
>   不過也是INTEL的FSB800真的是用QUAD CHANNEL來實做吧
> > http://www.gen-x-pc.com/fsb_info.htm
>   不過... DEC ALPHA  的架構真是先進..

以 P4 800Mhz FSB 的運作而言, databus 400Mhz DDR,
address 400Mhz, control clock 200Mhz 也就是 common
clock 用的頻率.
這個操作手法跟 AGP 4x 與 8x 很像, databus 用別的
clock 去處發傳輸, 連觸發頻率高達 800Mhz 的 yellow
tech XDR DRAM 也不例外. 上面所假設的 "一個 cycle
做多次傳輸", 以 data phy 面來講, RAMBUS 在發表 XDR
以前有試過 QRSL, QRSL 就是做四個電壓準位傳輸,
真正能夠做到一個 store clock 就可以傳兩個 bit,
但 XDR 最後採用的還是 DRSL 跑 800Mhz DDR, 其中的理由
很簡單, 不綴述.
第二種一個 clock cycle 要以 90 度拆開成四個相位
去當 store signal 收端不難做, 但發端你要怎樣去很準確
的鎖出這四個相位輸出? common clock 假設 200Mhz,
一個 pulse 只有 5nS 的時間, 你還有多少時間可以完成
鎖相? 就算做出來了, PCB 板的 layout 上能保證每個信號
一定都可以很準確的鎖定在那 90 度角差裡? 一片價格
淄珠必較的主機板上比較有可能做的還是 DDR, 只是頻率
走高線走短, 我要說的是, 用 common clock 要做 4x 甚致
8x 的資料傳輸率不是不可能, 而是不切實際.

而且在 P6 以後隨著 pipeline stage 的加深與 super-scalar
的加寬, local-bus 的頻寬需求逐漸趕不上 processor
需要的記憶體頻寬, 更高速的 local bus 技術就被採用,
更甚者乾脆把 memory controller 做 CPU 裡, 這就是
FSB.
所以我實在不能理解為什麼會有人把外頻當作 FSB 來解讀,
當然不是說你.
--
石室施氏，嗜食獅。誓食十獅，適十獅適市。施使矢勢，使十獅逝世。
適食十獅，始識十獅，實是石獅，試釋是事。

--
 ╭┼ Origin:  幽谷˙反地球聯邦組織  aeug.twbbs.org 
 ┼┘ Author: dolphi 從 192.168.2.2 發表
推 superego123:好文....推