[問題] PLL VCO的Vtune電壓問題

[JFAVA (JFAVA)]

各位前輩好, 小弟現在跑PLL整個系統模擬

在鎖定時有些問題想請教

下圖為Vtune以及PFD之up & dn波形圖

http://ppt.cc/Zj8v


KVCO值約為800M/V (0v-6.2GHz~1v-4.55GHz)

鎖定頻率設定在5G-Hz

參考頻率為40M-Hz

charge pump 電流設定約在100uA

除頻器為除128



自己的想法:

感覺像是Vtune快要到達鎖定時, 由加入的電流又太大

Vtune電壓衝過頭, CP又要再降低電流再度注入

以致整個PLL電路處在很接近鎖定又無法鎖定的狀況


問題:

想請教由此波型看來, 是不是跟我想法一樣

還是有可能問題出在其他部分呢?

懇請前輩指導 , 非常感謝

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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 114.46.150.32
※ 文章網址: http://www.ptt.cc/bbs/Electronics/M.1398513723.A.116.html
推 dwm00383:Kvco多大?
推 obov:phase margin?
→ pilgrim:假設各block線性度沒太離譜,從overshoot來看PM應不會太差
→ pilgrim:我比較想知道這個系統模擬有多少block是behavioral model?
→ pilgrim:如果有,model的電氣特性設定和simulation accuracy為何?
※ 編輯: JFAVA (140.117.176.236), 04/28/2014 14:18:35
→ JFAVA:Kvco以補上  PM要再測一下...EDA有點慢..
推 obov:你那個dn pulse好像對vtune沒有影響
→ obov:接錯惹八
→ JFAVA:!!....小弟再檢查一下  感謝水桶哥點醒
推 hisanick: Show 一下你 PFD 架構，up dn 不正常