[問題] Verilog 如何將bit反接?

[blueblance (賀!!真的失戀了)]

請問各位

如果我想要將一組Reg裡面的bit反接到另一個Reg裡面

EX:

reg [7:0] exa
reg [7:0] exb

always @(posedge clk)
  if ( a == 1'b1)
     exa <= exb //這邊想要反寫

有試過在定義的時候將exa 改成reg[0:7] 卻沒有反過來寫入

請問怎麼樣寫會比較好呢?

感謝~~

--
※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 60.251.199.110
※ 文章網址: http://www.ptt.cc/bbs/Electronics/M.1399281922.A.88E.html
推 bbuc:exa <= {exb[0],exb[1],...,exb[7]};
→ blueblance:感謝bbuc大~可行 ^^
推 Labazero:這不知道有沒有用 exa <= exb[0:7];
推 Leadgen:如果可以，合成出來都是一樣的。都是繞線而已。
推 chester102:for(i=0;i<8;i=i+1)exa[i]<=exb[7-i]; (可以參數化)