[問題] RTL code合成問題

[Goodgybank (學不會)]

最近要寫個clock gating電路

遇到了一些問題

再跑RTL時有個reg有值

經過合成之後 跑03 gate simulation

卻發現那個reg一直都是0

trace回去發現 給他的值reg 幾乎都是 有zz00  有z這種高阻抗的東西

想請問這代表我寫的tcl檔是不是有問題?

寫的tcl大概如下:

#Parameter

set _clock_gating_stytle -sequential_cell latch -minimum_bitwidth 4

#read RTL code

略

#Set Design Constraints

clock delay之類的

#Optimization

uniquify
set_fix_multiple_port_nets -all -buffer_constants
set_fix_hold [all_clocks]
propagate_constraints -gate_clock
compile_ultra -gate_clock

以上

比較奇怪的是我設要合成的clock gating minimum bit大小是4

他卻連4bit以下也合成clock gating

似乎是條件打錯 有error   所以他用default值3去合

以上問題 請教各位  謝謝

--
※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 59.105.105.68
※ 文章網址: http://www.ptt.cc/bbs/Electronics/M.1399686983.A.5AE.html
→ Goodgybank:在想是否為coding style問題
→ Goodgybank:因為感覺z那些 tool是幫我合成wire?
→ Goodgybank:那些reg我都是寫成 sequential電路
→ Goodgybank:那些reg之後有用來判斷他們之間大小 小的再給output
→ Goodgybank:reg 不知道是否要寫成comb電路+seq電路會比較穩
→ Goodgybank:因為以前都是直接寫seq 都沒有問題
※ 編輯: Goodgybank (59.105.105.68), 05/10/2014 10:38:26
→ Goodgybank:解決了 是set gating stytle 放錯地方XD