[問題] Cadence環境Verilog-A co-simulation

[ericbao (小小包)]

各位好
目前在Cadence環境下使用ams(Spectre)模擬器做模擬
模擬的電路中有些區塊是schematic電路，有些是Verilog-A的behavioral model
前陣子共同模擬沒有問題
但過了段時間，印象中沒有動到什麼設定
最近一樣的Analog Design Environment(ADE)設定卻出現error
google許久也反覆check設定也找不出問題
想請教一下各位可能的解決方式

謝謝！


以下是error資訊

[icfb視窗上]
http://i.imgur.com/X6DKKwd.jpg

[Simulation.log]
http://i.imgur.com/ScvvpeW.jpg


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→ ery001:如果沒有verilog而只有verilog-A,建議不需用ams
→ ery001:直接用spectre就可
推 mmonkeyboyy:去input.scs下看看出了什麼問題
→ mmonkeyboyy:我覺得是你的stimuli有錯
→ ericbao:全部的block都是schematic的時候可以順利run，但只要有
→ ericbao:一個block換成verilog-A，上面的error就出現