[問題] Design Compiler的面積問題

[bbogod ()]

小弟是走full custom設計
已經設計過ROM(read only memory)與PLA(programmable logic array)的部分

其中有記憶體產生器的部分例如
1.使用Verilog code撰寫一個ROM再經過Design Compiler合成
2.Artisan Memory Compiler自動產生ROM

但是就以Verilog Code所合成出來的面積是最小，就以我個人能力之下
把MOS縮到最小仍然還是無法接近Design Compiler所合出來的面積
而我想詢問的是，他是用甚麼方式可以把面積壓成這麼小?

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※ 編輯: bbogod (36.238.39.153), 06/10/2014 14:36:21
推 mmonkeyboyy:你的decoder太大??
→ bbogod:PLA 並沒有decoder了，而且Table有進行壓縮還是贏不過
推 ptta:DC的面積有包含wire嗎  記得是沒有  你是full-custom應該有
→ lovepy:不是很懂你在比較的對象 面積壓成這麼小是指1還是2阿??
→ lovepy:還有縮MOS是說1與2之外你還另外用full custom畫來比較嗎??
→ bakerly:我比較難想像的是memory compiler產生的rom會比合成的還大
→ bakerly:除非你的ROM size很小...要不然還沒見過比合成還大的case