[問題] verilog的訊號中央對齊問題

[gn00446610 (Tsk)]

小弟想請教一下各位前輩..
我這樣的想法OK不OK?...

問題是這樣的:
假設我有兩個訊號，這兩個訊號(方波)要做中央對齊
類似像這樣:
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圖畫得不好請見諒。
小弟的想法是使用一個counter去做time slot的計數，在counter落到某個region，
訊號就拉起。

還是各位前輩有什麼想法可以跟小弟講一下?

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→ gn00446610:給大家看一下圖檔:http://ppt.cc/31TQ
→ lovepy:你有頻率多少的時脈輸入可以用? 還有這兩訊號的頻率要多少?
→ gn00446610:我自己畫了一下時序圖，小弟我的推測應該要有2倍的關係
→ gn00446610:這兩個訊號
推 cpyi:你的想法是正確的 就是用一個比兩個都更高頻率的Counter
→ cpyi:數到某個區間就把第一個訊號拉起來 或是第二個訊號拉起來
推 cpyi:假定是上緣觸發(posedge clk)的第三個clk信號
→ cpyi:那應該Clock的週期要是下面波型的四倍 就可以做出來
→ gn00446610:感謝c大